CN102891111B - 双金属栅极晶体管的制造方法 - Google Patents
双金属栅极晶体管的制造方法 Download PDFInfo
- Publication number
- CN102891111B CN102891111B CN201110207853.9A CN201110207853A CN102891111B CN 102891111 B CN102891111 B CN 102891111B CN 201110207853 A CN201110207853 A CN 201110207853A CN 102891111 B CN102891111 B CN 102891111B
- Authority
- CN
- China
- Prior art keywords
- doped region
- grid
- opening
- manufacture method
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种双金属栅极晶体管的制造方法,包括:提供衬底,在衬底中形成第一掺杂区和第二掺杂区,在衬底上形成覆盖所述第一掺杂区和第二掺杂区的高K介质层,在高K介质层上形成牺牲栅极;去除位于第一掺杂区上的部分牺牲栅极,露出第一掺杂区上的高K介质层,形成由高K介质层和剩余牺牲栅极围成的第一开口;在所述第一开口内形成位于第一掺杂区上的第一金属栅极;在所述第一金属栅极上形成覆盖所述第一金属栅极的阻挡层;去除位于第二掺杂区上剩余牺牲栅极,露出第二掺杂区上的高K介质层,形成由高K介质层、第一金属栅极围成的第二开口;在所述第二开口中形成第二金属栅极;去除阻挡层。本发明提高了制造良率。
Description
技术领域
本发明涉及半导体技术领域,更具体地,本发明涉及一种双金属栅极晶体管的制造方法。
背景技术
在半导体超大规模集成电路的发展过程中,晶体管在CMOS器件按比例缩小(scaling)的引导下,密度和性能遵循摩尔定律得到持续化和系统化增长。然而当半导体行业技术节点越小的时候,栅极氧化层的厚度也越来越小,这会造成栅极漏电流、多晶栅耗尽、硼渗透等的问题。
现有技术中发展了一种在高K介质层上形成金属栅极的技术,所述高K介质层可以防止栅极漏电流、多晶栅耗尽、硼渗透等问题。更进一步地,现有技术还发展了一种双金属栅极的技术,所述双金属栅极晶体管中P型器件的栅极和N型器件的栅极金属材料各不相同。
在专利号为ZL200480009496.3的中国专利中公开了一种双金属栅极晶体管的形成方法,结合图1和图2示出了所述专利所形成的双金属栅极晶体管一实施例的侧面示意图,所述双金属栅极晶体管形成方法包括:
提供具有第一区域34和第二区域36的半导体衬底12;
形成一个覆盖所述半导体衬底12的第一区域34和第二区域36的介质层14;
形成覆盖所述介质层14的第一金属层16,其中所述第一金属层16覆盖所述半导体衬底12的第一区域34;
形成覆盖第一金属层16和介质层14的第二金属层18,其中第二金属层18与覆盖半导体衬底12的第二区域36的所述介质层14的一部分直接接触;
形成覆盖第二金属层的图案掩模层20,以所述图案掩模层20为掩模干刻第二金属层18,形成第一栅电极39;
使用所述图案掩模层20湿刻所述第一金属层16的至少第一部分,以形成第二栅电极37。
然而,在通过湿刻法形成第二栅电极37的过程中,容易对已形成的第一栅电极39造成损伤,从而造成良率的下降。
发明内容
本发明解决的技术问题是提供一种良率较高的双金属栅极晶体管的制造方法。
为了解决上述问题,本发明提供一种双金属栅极晶体管的制造方法,包括:提供衬底,在衬底中形成第一掺杂区和第二掺杂区,在衬底上形成覆盖所述第一掺杂区和第二掺杂区的高K介质层,在高K介质层上形成牺牲栅极;去除位于第一掺杂区上的部分牺牲栅极,露出第一掺杂区上的高K介质层,形成由高K介质层和剩余牺牲栅极围成的第一开口;在所述第一开口内形成位于第一掺杂区上的第一金属栅极;在所述第一金属栅极上形成覆盖所述第一金属栅极的阻挡层;去除位于第二掺杂区上剩余牺牲栅极,露出第二掺杂区上的高K介质层,形成由高K介质层、第一金属栅极围成的第二开口;在所述第二开口中形成第二金属栅极;去除阻挡层。
可选地,在高K介质层上形成牺牲栅极的步骤之后还包括在牺牲栅极上形成硬掩模层;在去除部分牺牲栅极之前去除位于第一掺杂区上的部分硬掩模层,所述第一开口由高K介质层、剩余硬掩模层和剩余牺牲栅极围成;所述在所述第一金属栅极上形成覆盖所述第一金属栅极的阻挡层的步骤包括:通过选择性沉积在所述第一金属栅极上形成覆盖所述第一金属栅极的阻挡层;在去除剩余牺牲栅极之前去除第二掺杂区上的剩余硬掩模层。
可选地,所述硬掩模层为非金属材料,所述阻挡层的材料为磷化钴钨或磷化钴钼。
可选地,所述阻挡层的厚度在的范围内。
可选地,所述阻挡层的厚度为
可选地,去除位于第一掺杂区上的部分硬掩模层和部分牺牲栅极的步骤包括:通过干刻法去除位于第一掺杂区上的部分硬掩模层和部分牺牲栅极。
可选地,在所述第一开口内形成位于第一掺杂区上的第一金属栅极的步骤包括:在所述第一开口的侧壁和底部形成第一功函数金属层,所述第一功函数金属层围成第一子开口;在所述第一子开口中填充低电阻金属材料,形成第一低阻金属层。
可选地,在所述第二开口中形成第二金属栅极的步骤包括:在所述第二开口的侧壁和底部形成第二功函数金属层,所述第二功函数金属层围成第二子开口;在所述第二子开口中填充低电阻金属材料,形成第二低阻金属层。
可选地,所述第一功函数金属层的材料包括:氮化钛、氮化钨、钨中的一种或多种。
可选地,所述第一功函数金属层的厚度在范围内。
可选地,所述第二功函数金属层的材料包括:铝化钛、氮化钛铝、碳氮化钽中的一种或多种。
可选地,所述第二功函数金属层的厚度与第一功函数金属层的厚度相同。
可选地,所述第二功函数金属层的厚度与第一功函数金属层的厚度不同。
可选地,所述第二功函数金属层的厚度在范围内。
可选地,所述第一低阻金属层和第二低阻金属层均为铝。
可选地,通过平坦化工艺中去除多余第二金属栅极材料的过程中去除阻挡层。
与现有技术相比,本发明具有以下优点:
1.形成第一金属栅极之后,形成阻挡层,所述阻挡层在后续形成第二金属栅极过程中,有效保护第一金属栅极,防止第一金属栅极在去除工艺中受到损伤,从而提高了双金属栅极晶体管制造方法的良率。
2.通过选择性沉积方式形成阻挡层,简化了工艺步骤。
3.通过平坦化工艺中去除多余第二金属栅极材料的过程中去除阻挡层,省略了单独去除阻挡层的步骤,简化了工艺。
附图说明
图1至图2是现有技术双金属栅极晶体管形成方法一实施例的侧面结构示意图;
图3是本发明双金属栅极晶体管的制造方法一实施方式的流程示意图;
图4至图11是本发明双金属栅极晶体管的制造方法一实施例的侧面结构示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施的限制。
其次,本发明利用示意图进行详细描述,在详述本发明实施例时,为便于说明,所述示意图只是实例,其在此不应限制本发明保护的范围。
参考图3,示出了本发明双金属栅极晶体管的制造方法一实施方式的流程示意图,所述方法大致包括以下步骤:
步骤S1,提供衬底,在衬底中形成第一掺杂区和第二掺杂区,在衬底上形成覆盖所述第一掺杂区和第二掺杂区的高K介质层,在高K介质层上依次形成牺牲栅极和硬掩模层;
步骤S2,去除位于第一掺杂区上的部分硬掩模层和部分牺牲栅极,露出第一掺杂区上的高K介质层,形成由高K介质层、剩余硬掩模层和剩余牺牲栅极围成的第一开口;
步骤S3,在所述第一开口内形成位于第一掺杂区上的第一金属栅极;
步骤S4,在所述第一金属栅极上选择性沉积覆盖所述第一金属栅极的阻挡层;
步骤S5,去除位于第二掺杂区上的剩余硬掩模层和剩余牺牲栅极,露出第二掺杂区上的高K介质层,形成由高K介质层、第一金属栅极围成的第二开口;
步骤S6,在所述第二开口中形成第二金属栅极;
步骤S7,去除阻挡层。
下面结合具体实施例对本发明各个步骤做进一步说明。
图4至图11是本发明双金属栅极晶体管的制造方法一实施例的侧面结构示意图。
参考图4,执行步骤S1,提供衬底,所述衬底可以是硅或硅锗;也可以是绝缘体上硅(Silicon on insulator,SOI)。
在所述衬底上形成隔离结构103,用于分隔不同的掺杂区域,所述隔离结构103可以为浅沟槽隔离(STI)、局部场氧化隔离(LOCOS)等。
本实施例中,对所述隔离结构103所隔离的区域分别进行不同类型的掺杂,以形成第一掺杂区域101和第二掺杂区域102。所述隔离结构103用于区分第一掺杂区域101和第二掺杂区域102,所述第一掺杂区域101和第二掺杂区域102的掺杂类型不同,本实施例中,所述第一掺杂区域101为P阱,后续会在所述P阱中进行N型掺杂以形成NMOS管,第二掺杂区域102为N阱,后续会在所述N阱中进行P型掺杂以形成PMOS管,但是本发明并不限制于此。
在所述衬底上形成高K介质层104,所述高K介质层104覆盖所述第一掺杂区域101和第二掺杂区域102,所述高K介质层104用做栅极电介质层,可以减小栅极漏电流等问题。本实施例中,所述高K介质层104的材料可以是氧化铪(HfO2)、氧化锆(ZrO2)等,本发明并不限制于此。形成高K介质层104的工艺、及高K介质层104的厚度等参数与现有技术相同,在此不再赘述。
依次在所述高K介质层104上形成牺牲栅极105和硬掩模层106。
所述牺牲栅极105所在位置处后续用于形成双金属栅极,所述牺牲栅极105的厚度需与后续形成的双金属栅极的厚度相同,本实施例中,所述牺牲栅极105的材料为多晶硅。
所述硬掩模层106在后续去除牺牲栅极105的步骤中用作硬掩模层,本实施例中,所述硬掩模层106的材料为氧化硅。
参考图5,执行步骤S2,在硬掩模层106上形成光刻胶图形107,所述光刻胶图形107覆盖所述第二掺杂区域102上的硬掩模层106,而露出第一掺杂区域101上的硬掩模层106。以所述光刻胶图形107为掩模通过蚀刻去除第一掺杂区域101上的部分硬掩模层106,形成硬掩模图形,以所述硬掩模图形为掩模继续蚀刻所述牺牲栅极105,去除第一掺杂区域101上的部分牺牲栅极105,直至露出高K介质层104,形成由高K介质层104、剩余硬掩模层106和剩余牺牲栅极105围成的第一开口。
如图5所示,为了使所述剩余硬掩模层106和剩余牺牲栅极105具有垂直于高K介质层104的侧面,进而使所述第一开口具有垂直于底部的侧壁,优选地,通过干刻法去除位于第一区域101上的部分硬掩模层106和部分牺牲栅极105。
结合参考图6至图7,执行步骤S3,在所述第一开口内形成位于第一掺杂区101上的第一金属栅极,具体地,所述形成第一金属栅极的步骤包括以下分步骤:
在所述第一开口的侧壁和底部形成第一功函数(work function)金属层108,所述第一功函数金属层108围成第一子开口;
在所述第一子开口中填充低电阻金属材料直至填满所述第一子开口,形成第一低阻金属层109。
所述第一功函数金属层108和第一低阻金属层109构成第一金属栅极。
本实施例中,所述第一功函数金属层108的材料为氮化钛(TiN),厚度在的范围,但是本发明并不限制于此,所述第一功函数金属层108可以是氮化钛(TiN)、氮化钨(WN)、钨(W)中的一种或多种。
本实施例中,所述第一低阻金属层109的材料为铝,还可以是其他低阻金属材料,本发明对此不做限制。
参考图8,执行步骤S4,在所述第一金属栅极上选择性沉积阻挡层110,所述阻挡层110用于在后续去除剩余硬掩模层106和剩余牺牲栅极105的步骤中,保护第一金属栅极不受去除工艺的损伤,因此所述阻挡层110的材料在选择时需满足以下条件:去除工艺对阻挡层110的去除速率远小于去除工艺对硬掩模层106材料、牺牲栅极105材料的去除速率。
为了能在第一金属栅极上实现选择性沉积工艺,所述阻挡层110的材料需为在第一金属栅极上的附着性大于与在剩余硬掩模层106上的附着性的材料。本实施例中,所述阻挡层110的材料为磷化钴钨(CoWP),由于CoWP容易沉积在金属材料上,而不容易沉积在非金属材料上,而剩余硬掩模层106的材料为氧化硅,第一金属栅极为金属,因此在选择性沉积工艺中,CoWP仅覆盖在第一金属栅极上。
需要说明的是,如果所述阻挡层110的厚度过大容易造成阻挡层110材料的浪费,如果阻挡层110的厚度过小,容易在后续去除工艺中被完全去除而无法起到阻挡作用,因此较佳地,所述磷化钴钨材料的阻挡层110厚度在的范围内,优选地,所述磷化钴钨的厚度为
本发明还可以采用其他的阻挡层110材料,例如,磷化钴钼(CoMoP)。
需要说明的是,在其他实施例中,如沉积了过多的第一功函数金属层材料、第一低电阻金属材料,在向第一子开口中填充低电阻金属材料之后,在所述第一金属栅极上选择性沉积阻挡层之前,还可以通过平坦化工艺,例如化学机械研磨(CMP)去除多余的第一功函数金属层108材料、第一低阻金属层109材料,形成表面平整的第一金属栅极。
还需要说明的是,上述实施例中通过选择性沉积方式形成阻挡层,但是本发明并不限制于此,还可以通过在第一金属栅极上沉积阻挡层材料,之后通过图形化工艺去除第一金属栅极区域之外的阻挡层材料形成覆盖所述第一金属栅极的阻挡层。
与先沉积后图形化形成阻挡层的方法相比,选择性沉积方式只通过一步就可形成阻挡层,从而简化了工艺步骤。
参考图9,执行步骤S5,去除位于第二掺杂区102上的剩余硬掩模层106和剩余牺牲栅极105,露出第二掺杂区102上的高K介质层104,形成由高K介质层104、第一金属栅极形成的第二开口,所述去除工艺与形成第一开口的工艺可以相同,例如采用干刻方法去除剩余硬掩模层106、剩余牺牲栅极105。
在所述去除工艺中,覆盖于第一金属栅极上的阻挡层110可以有效保护第一金属栅极,防止第一金属栅极在去除工艺中受到损伤,从而提高了双金属栅极晶体管制造方法的良率。
参考图10,执行步骤S6,在所述第二开口中形成第二金属栅极;所述形成第二金属栅极的步骤与形成第一金属栅极的步骤类似,包括以下分步骤:
在所述第二开口的侧壁和底部形成第二功函数金属层112,所述第二功函数金属层112围成第二子开口;
在所述第二子开口中填充低电阻金属材料直至填满所述第二子开口,形成第二低阻金属层113。
所述第二功函数金属层112和第二低阻金属层113构成第二金属栅极。
本实施例中,所述第二功函数金属层112的材料为铝化钛(TiAl),所述第二功函数金属层112的厚度与第一功函数金属层108的厚度相同,也在的范围,但是本发明并不限制于此,所述第二功函数金属层112的厚度与第一功函数金属层108的厚度还可以不相同。
所述第二功函数金属层112的材料可以是铝化钛(TiAl)、氮化钛铝(TiAlN)、碳氮化钽(TaCN)中的一种或多种。
本实施例中,为了避免增加新的材料而增加工艺成本,所述第二低阻金属层113的材料与第一低阻金属层109的材料相同,均为铝,但是本发明对此不做限制,第二低阻金属层113的材料可以和第一低阻金属层109的材料不同,可以是其他低阻金属材料。
本实施例中,所述第二低阻金属层113与第一低阻金属层109的厚度相同,在其他实施例中,所述第二低阻金属层113的厚度与第一低阻金属层109的厚度还可以不相同。
参考图11,执行步骤S7,本实施例中,在向第二子开口中填充低电阻金属材料之后,还包括通过平坦化工艺,例如化学机械研磨(CMP)去除多余的第二功函数金属层112材料、第二低阻金属层113材料,形成表面平整的第二金属栅极,在平坦化工艺中,去除阻挡层110,使第二金属栅极和第一金属栅极的表面齐平,从而省略了单独用于去除阻挡层110的步骤,简化了工艺。
至此完成了双金属栅极的制造过程,后续还包括通过掺杂形成源区和漏区等的步骤,以形成双金属栅极晶体管,与现有技术相同,在此不再赘述。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。
Claims (15)
1.一种双金属栅极晶体管的制造方法,其特征在于,包括:
提供衬底,在衬底中形成第一掺杂区和第二掺杂区,在衬底上形成覆盖所述第一掺杂区和第二掺杂区的高K介质层,在高K介质层上形成牺牲栅极;
在牺牲栅极上形成硬掩模层;
去除位于第一掺杂区上的部分硬掩模层和部分牺牲栅极,露出第一掺杂区上的高K介质层,形成由高K介质层、剩余牺牲栅极和剩余硬掩模层围成的第一开口;
在所述第一开口内形成位于第一掺杂区上的第一金属栅极;
通过选择性沉积在所述第一金属栅极上形成覆盖所述第一金属栅极的阻挡层;
去除位于第二掺杂区上剩余硬掩模层和剩余牺牲栅极,露出第二掺杂区上的高K介质层,形成由高K介质层、第一金属栅极围成的第二开口;
在所述第二开口中形成第二金属栅极;
去除阻挡层。
2.如权利要求1所述的双金属栅极晶体管的制造方法,其特征在于,所述硬掩模层为非金属材料,所述阻挡层的材料为磷化钴钨或磷化钴钼。
3.如权利要求2所述的双金属栅极晶体管的制造方法,其特征在于,所述阻挡层的厚度在的范围内。
4.如权利要求3所述的双金属栅极晶体管的制造方法,其特征在于,所述阻挡层的厚度为
5.如权利要求1所述的双金属栅极晶体管的制造方法,其特征在于,去除位于第一掺杂区上的部分硬掩模层和部分牺牲栅极的步骤包括:通过干刻法去除位于第一掺杂区上的部分硬掩模层和部分牺牲栅极。
6.如权利要求1所述的双金属栅极晶体管的制造方法,其特征在于,在所述第一开口内形成位于第一掺杂区上的第一金属栅极的步骤包括:在所述第一开口的侧壁和底部形成第一功函数金属层,所述第一功函数金属层围成第一子开口;在所述第一子开口中填充低电阻金属材料,形成第一低阻金属层。
7.如权利要求6所述的双金属栅极晶体管的制造方法,其特征在于,在所述第二开口中形成第二金属栅极的步骤包括:在所述第二开口的侧壁和底部形成第二功函数金属层,所述第二功函数金属层围成第二子开口;在所述第二子开口中填充低电阻金属材料,形成第二低阻金属层。
8.如权利要求6所述的双金属栅极晶体管的制造方法,其特征在于,所述第一功函数金属层的材料包括:氮化钛、氮化钨、钨中的一种或多种。
9.如权利要求6所述的双金属栅极晶体管的制造方法,其特征在于,所述第一功函数金属层的厚度在范围内。
10.如权利要求7所述的双金属栅极晶体管的制造方法,其特征在于,所述第二功函数金属层的材料包括:铝化钛、氮化钛铝、碳氮化钽中的一种或多种。
11.如权利要求7所述的双金属栅极晶体管的制造方法,其特征在于,所述第二功函数金属层的厚度与第一功函数金属层的厚度相同。
12.如权利要求7所述的双金属栅极晶体管的制造方法,其特征在于,所述第二功函数金属层的厚度与第一功函数金属层的厚度不同。
13.如权利要求11或12所述的双金属栅极晶体管的制造方法,其特征在于,所述第二功函数金属层的厚度在范围内。
14.如权利要求7所述的双金属栅极晶体管的制造方法,其特征在于,所述第一低阻金属层和第二低阻金属层均为铝。
15.如权利要求1所述的双金属栅极晶体管的制造方法,其特征在于,通过平坦化工艺中去除多余第二金属栅极材料的过程中去除阻挡层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110207853.9A CN102891111B (zh) | 2011-07-22 | 2011-07-22 | 双金属栅极晶体管的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110207853.9A CN102891111B (zh) | 2011-07-22 | 2011-07-22 | 双金属栅极晶体管的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102891111A CN102891111A (zh) | 2013-01-23 |
CN102891111B true CN102891111B (zh) | 2015-01-21 |
Family
ID=47534574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110207853.9A Active CN102891111B (zh) | 2011-07-22 | 2011-07-22 | 双金属栅极晶体管的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102891111B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104347511B (zh) * | 2013-08-07 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1481025A (zh) * | 2002-08-06 | 2004-03-10 | 国际商业机器公司 | 采用多晶硅栅和金属栅器件的半导体芯片 |
KR20040034087A (ko) * | 2002-10-21 | 2004-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 금속 게이트 형성방법 |
CN1638049A (zh) * | 2004-01-09 | 2005-07-13 | 国际商业机器公司 | 具有金属栅电极和硅化物触点的fet栅极结构 |
CN101421839A (zh) * | 2005-04-21 | 2009-04-29 | 国际商业机器公司 | 使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极 |
CN101438389A (zh) * | 2006-05-09 | 2009-05-20 | 英特尔公司 | Cmos晶体管栅极中的凹入功函数金属 |
CN101494199A (zh) * | 2008-01-24 | 2009-07-29 | 联华电子股份有限公司 | 具有双金属栅极的互补金属氧化物半导体元件的制作方法 |
CN101499440A (zh) * | 2008-01-28 | 2009-08-05 | 联华电子股份有限公司 | 具有双金属栅极的互补式金属氧化物半导体元件的制作方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001284466A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2011
- 2011-07-22 CN CN201110207853.9A patent/CN102891111B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1481025A (zh) * | 2002-08-06 | 2004-03-10 | 国际商业机器公司 | 采用多晶硅栅和金属栅器件的半导体芯片 |
KR20040034087A (ko) * | 2002-10-21 | 2004-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 금속 게이트 형성방법 |
CN1638049A (zh) * | 2004-01-09 | 2005-07-13 | 国际商业机器公司 | 具有金属栅电极和硅化物触点的fet栅极结构 |
CN101421839A (zh) * | 2005-04-21 | 2009-04-29 | 国际商业机器公司 | 使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极 |
CN101438389A (zh) * | 2006-05-09 | 2009-05-20 | 英特尔公司 | Cmos晶体管栅极中的凹入功函数金属 |
CN101494199A (zh) * | 2008-01-24 | 2009-07-29 | 联华电子股份有限公司 | 具有双金属栅极的互补金属氧化物半导体元件的制作方法 |
CN101499440A (zh) * | 2008-01-28 | 2009-08-05 | 联华电子股份有限公司 | 具有双金属栅极的互补式金属氧化物半导体元件的制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN102891111A (zh) | 2013-01-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103165674B (zh) | 具有多阈值电压的FinFET | |
CN101661904B (zh) | 半导体元件及其制造方法 | |
US8846491B1 (en) | Forming a diffusion break during a RMG process | |
US6894353B2 (en) | Capped dual metal gate transistors for CMOS process and method for making the same | |
US7378713B2 (en) | Semiconductor devices with dual-metal gate structures and fabrication methods thereof | |
CN105633083A (zh) | 具有可控端到端临界尺寸的鳍式场效应晶体管(FinFET)器件及其形成方法 | |
KR101531742B1 (ko) | 로직 트랜지스터들과 집적된 프로그램가능 하이-케이/금속 게이트 메모리 트랜지스터들을 위한 스페이서 및 게이트 유전체 구조 및 그 구조를 형성하는 방법 | |
CN102194681B (zh) | 制造半导体装置的方法 | |
EP2020029B1 (en) | Improved cmos diodes with dual gate conductors, and methods for forming the same | |
US9231045B2 (en) | Methods for fabricating integrated circuits with polycrystalline silicon resistor structures using a replacment gate process flow, and the integrated circuits fabricated thereby | |
CN102087999A (zh) | 用于集成替换金属栅极结构的方法 | |
TWI685025B (zh) | 製造半導體裝置的方法及半導體裝置 | |
US20090179285A1 (en) | Metal gate electrodes for replacement gate integration scheme | |
US8796084B2 (en) | Method for removing hard masks on gates in semiconductor manufacturing process | |
US20060157796A1 (en) | Semiconductor device having dual gate electrode and related method of formation | |
CN102110689A (zh) | 一种半导体器件及其制造方法 | |
US20110227161A1 (en) | Method of fabricating hybrid impact-ionization semiconductor device | |
CN101567335B (zh) | 一种制作金属栅极结构的方法 | |
KR101803613B1 (ko) | 반도체 소자 구조물 및 그 형성 방법 | |
US11699702B2 (en) | Input/output devices | |
US20160086952A1 (en) | Preventing epi damage for cap nitride strip scheme in a fin-shaped field effect transistor (finfet) device | |
CN102891111B (zh) | 双金属栅极晶体管的制造方法 | |
CN103915387B (zh) | Cmos晶体管的形成方法 | |
CN103187255B (zh) | 高k金属栅电极的制作方法及其高k金属栅结构 | |
CN103094217B (zh) | 晶体管制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |