CN101494199A

CN101494199A - 具有双金属栅极的互补金属氧化物半导体元件的制作方法

Info

Publication number: CN101494199A
Application number: CNA2008100038272A
Authority: CN
Inventors: 林建廷; 程立伟; 许哲华; 马光华; 杨进盛
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2008-01-24
Filing date: 2008-01-24
Publication date: 2009-07-29
Anticipated expiration: 2028-01-24
Also published as: CN101494199B

Abstract

本发明披露了一种具有双金属栅极的CMOS元件制作方法。所述方法包括：在一具有第一有源区域、第二有源区域、与一提供电性隔离的浅沟隔离的基底上分别形成第一与第二导电型晶体管；进行一金属硅化物工艺；于该基底上形成一内层介电层；进行第一蚀刻工艺，移除该第一导电型晶体管的部分栅极并形成一开口，该第一导电型晶体管的一高介电常数栅极介电层暴露于该开口底部，并在该开口内形成第一金属层。

Description

具有双金属栅极的互补金属氧化物半导体元件的制作方法

技术领域

本发明有关于一种具有双金属栅极(dual metal gate)的互补金属氧化物半导体(complementary metal-oxide semiconductor，以下简称为CMOS)元件的制作方法，尤指一种实施后栅极(gate last)工艺的具有双金属栅极CMOS元件的制作方法。

背景技术

随着CMOS元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的穿遂效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(以下简称为High-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化物厚度(equivalent oxide thickness，以下简称为EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。

而传统的多晶硅栅极则因硼穿透(boron penetration)效应，导致元件效能降低等问题；且多晶硅栅极更遭遇难以避免的空乏效应(depletion effect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。故目前便有新的栅极材料被研制生产，其利用双功能函数(double work function)金属来取代传统的多晶硅栅极，用以作为匹配High-K栅极介电层的控制电极。

双功能函数金属栅极或与NMOS元件搭配，或与PMOS元件搭配，因此使得相关元件的集成技术以及工艺控制更形复杂，且各材料的厚度与成分控制要求亦更形严苛。举例来说，在传统双功能函数金属栅极的前栅极(gatefirst)工艺中，会在形成金属栅极后经过源极/漏极超浅结活化回火以及形成金属硅化物等工艺，而在如此严苛的热预算环境下，常会发现元件的宽带电压(flat band voltage，以下简称为V_fb)并未随着高介电常数介电层的EOT降低而呈线性的上升或下降。请参阅图1，图1为一PMOS元件的High-K栅极介电层EOT与V_fb的关系图。如图1所示，元件的V_fb与EOT并未呈现预期的线性关系，反而在EOT减小时突然发生降低，而此V_fb下降(roll-off)的情形在PMOS元件上尤其显著。

因此，如何能在不再增加工艺复杂度的前提下，有效的解决上述元件V_fb下降的问题，为一值得探讨的问题。

发明内容

因此，本发明的一目的在于提供一种可有效解决元件V_fb下降问题的具有双金属栅极的互补金属氧化物半导体元件的制作方法。

根据本发明所提供的权利要求，提供一种具有双金属栅极的互补金属氧化物半导体(CMOS)元件的制作方法。该方法包含有提供一基底，该基底表面定义有第一有源区域、第二有源区域、以及一用以电性隔离该第一有源区域与该第二有源区域的浅沟隔离(shallow trench isolation，STI)。接下来在该第一有源区域与该第二有源区域内分别形成第一导电型晶体管与第二导电型晶体管，并进行一自对准金属硅化物(salicide)工艺。随后在该基底上形成一内层介电层(inter-level dielectric layer，ILD)，且该内层介电层暴露出该第一导电型晶体管与该第二导电型晶体管的顶部。之后，进行第一蚀刻工艺，用以移除该第一导电型晶体管部分的第一栅极，而在该第一有源区域内形成一开口(opening)，且该第一导电型晶体管的一高介电常数栅极介电层暴露于该开口的底部。最后在该开口内至少形成第一金属层。

根据本发明的权利要求，另提供一种具有双金属栅极的互补金属氧化物半导体元件的制作方法。该方法包含有提供一基底，该基底表面定义有第一有源区域、第二有源区域、以及一用以电性隔离该第一有源区域与该第二有源区域的浅沟隔离(STI)。接下来在该第一有源区域与该第二有源区域内分别形成第一导电型晶体管与第二导电型晶体管，并进行一自对准金属硅化物工艺。随后在该基底上形成一内层介电层(ILD)，且该内层介电层暴露出该第一导电型晶体管与该第二导电型晶体管的顶部。之后，进行第一蚀刻工艺，以移除该第一导电型晶体管部分的第一栅极，而在该第一有源区域内形成第一开口，且该第一导电型晶体管的一高介电常数栅极介电层暴露于该开口的底部。待该第一开口形成后，在该第一开口内至少形成第一金属层。接下来，进行第二蚀刻工艺，以移除该第二导电型晶体管部分的第二栅极，而在该第二有源区域内形成第二开口，且该第二导电型晶体管的一高介电常数栅极介电层暴露于该第二开口的底部。而待第二开口形成后，在该第二开口内至少形成第二金属层。

根据本发明所提供的具有双金属栅极的互补金属氧化物半导体元件的制作方法，至少一种导电型晶体管实施后栅极工艺所得，因此可用以制作须避开高热预算的导电型晶体管，以改善V_fb下降问题并增加栅极金属材料的选择性。另外，在本发明所提供的方法中，由于高介电常数栅极介电层并未随着栅极一并移除，而保留于开口中，因此在后续填入金属层完成栅极的制作时，对于此一极薄的薄膜，不须再监控高介电常数栅极介电层的厚度控制与均匀度控制，同时由于高介电常数栅极介电层并未随着栅极一并移除，因此亦可避免高介电常数栅极介电层与硅基底间良好的界面受到影响，进而影响到沟道区的载流子迁移率(carrier mobility)。

附图说明

图1为一PMOS元件的高介电常数介电层EOT与V_fb的关系图。

图2至图8为本发明所提供的第一优选实施例的示意图。

图9至图15为本发明所提供的第二优选实施例的示意图。

图16至图21为本发明所提供的第三优选实施例的示意图。

图22至图26为本发明所提供的第四优选实施例的示意图。

附图标记说明

100、200、300、400 基底

102、202、302、402 浅沟隔离

104、204、304、404 高介电常数栅极介电层

105、205、305、405 保护层

106、206、306 碳化钽层

108、208、308、408 多晶硅层

110、210、310、410 第一有源区域

112、212、312、412 第二有源区域

120、220、320、420 第一栅极

122、222、322、422 第二栅极

130、330、430 第一轻掺杂漏极

132、332、432 第二轻掺杂漏极

134、334、434 间隙壁

140、240、340、440 第一源极/漏极

142、242、342、442 第二源极/漏极

150、250、350、450 第一导电型晶体管

152、252、352、452 第二导电型晶体管

154、254、354、454 金属硅化物层

160、260、360、460 内层介电层

162、262、362、382、462、464 开口

170、172、270、272、370、372、470、金属层

472、474、476、

280 覆盖层

282、386 接触孔蚀刻停止层

380 氮化硅层

具体实施方式

请参阅图2至图8，图2至图8为本发明所提供的具有双金属栅极的CMOS元件的制作方法的第一优选实施例的示意图。如图2所示，首先提供一基底100，如硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator，以下简称为SOI)基底等，基底100表面定义有第一有源区域110与第二有源区域112，且基底100内形成有用以电性隔离第一有源区域110与第二有源区域112的浅沟隔离(shallow trench isolation，以下简称为STI)102。接下来在基底100上依序形成一高介电常数(以下简称为High-K)栅极介电层104、一碳化钽(TaC)层106、与一多晶硅层108。此外，在本第一实施例中，High-K栅极介电层104与碳化钽(TaC)层106之间还可形成一保护层(图未示)，以保护栅极介电层104在后续工艺中受损。

请参阅图3。进行一光刻暨蚀刻工艺，蚀刻多晶硅层108、碳化钽层106、与High-K栅极介电层104，而在第一有源区域110与第二有源区域112内分别形成第一栅极120与第二栅极122。请继续参阅图3，接下来利用不同导电型的离子注入工艺在第一栅极120与第二栅极122两侧的基底100内分别形成第一轻掺杂漏极(light doped drain，以下简称为LDD)130与第二LDD132。另外，在形成第一LDD 130与第二LDD 132之前还可分别于第一栅极120与第二栅极122的侧壁分别先形成一偏移间隙壁(offset spacer)(图未示)。随后在第一栅极120与第二栅极122的侧壁分别形成一间隙壁134。最后再利用不同导电型的离子注入工艺在第一栅极120与第二栅极122两侧的基底100内分别形成第一源极/漏极140与第二源极/漏极142。而在第一有源区域110与第二有源区域120内分别形成第一导电型晶体管150与第二导电型晶体管152。

请参阅图4。接下来进行一自对准金属硅化物(salicide)工艺，而在第一栅极120、第二栅极122、第一源极/漏极140、与第二源极/漏极142表面分别形成一金属硅化物层154。随后如图5所示，在基底100上形成一内层介电层(inter-level dielectric layer，以下简称为ILD层)160，并通过一化学机械抛光(chemical mechanical polishing，以下简称为CMP)等的平坦化工艺研磨ILD层160，使ILD层160暴露出第一导电型晶体管150与第二导电型晶体管152顶部的金属硅化物层154。或待CMP平坦化ILD层160后再通过一回蚀刻(etch back)工艺回蚀刻第一导电型晶体管150上方的ILD层160直至暴露出第一导电型晶体管150顶部的金属硅化物层154。无论实施哪一种方法，第一导电型晶体管150顶部的金属硅化物层154可以一部分被去除，也可以完全保留。

请参阅图6。接下来移除第一栅极120顶部的金属硅化物层154，并在移除金属硅化物层154之后依序进行第一蚀刻工艺与第二蚀刻工艺，用以分别移除第一导电型晶体管150部分的第一栅极120。举例来说，第一蚀刻工艺移除第一栅极120的多晶硅层108；而第二蚀刻工艺则移除第一栅极120的碳化钽层106。而在第一有源区域150内形成一如图6所示的开口(opening)162。值得注意的是，在本实施例中，第一导电型晶体管150的High-K栅极介电层104暴露于开口162的底部。如前所述，栅极介电层104上还可包括有一用以保护栅极介电层104的保护层，故在第二蚀刻工艺后更可实施第三蚀刻步骤移除该保护层，惟该保护层亦可保留而无须去除。此外，保护层的设置并不局限于本第一优选实施例中，而可成为本发明所披露的各优选实施例的一变化型。

请参阅图7。接下来于开口162内形成一金属层170。金属层170包含有氮化钼铝(MoAlN)、钨(W)、氮化钼(MoN)、碳氮氧化钽(TaCNO)、氮化钛(TiN)、或氮化钨(WN)等金属材料。由于上述金属填洞能力较差，为避免填补完毕产生缝隙(seam)，第一优选实施例还在形成金属层170之后，利用一金属层172作为填补开口162的主要材料；而金属层170则可用以调节功函数。金属层172包含有铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、或钛与氮化钛(Ti/TiN)等复合金属。另外，为避免High-K栅极介电层104与金属层170产生反应或扩散效应，更可在形成金属层170之前，先在开口162内形成一阻障层(barrier layer)(图未示)，阻障层可包含有高温过渡金属、贵重金属、稀土金属等元素及其碳化物、氮化物、硅化物、铝氮化物或氮硅化物等。

请参阅图8。最后，再通过一CMP工艺移除不必要的金属层170、172，重新完成第一导电型晶体管150的制作。

根据本发明所提供的第一优选实施例，可通过后栅极工艺部分用来制作容易受高温工艺影响而产生的V_fb下降问题的PMOS元件，故可提供更广泛的材料选择。另外，一般在形成High-K栅极介电层104之前，会在High-K栅极介电层104与基底100之间形成一界面层(interface layer)(图未示)以增进沟道区的电子迁移率，此一界面层为利用化学键结或加热至850℃而形成的氧化硅层、氮氧化硅层、或氮化硅层等。而此高温工艺亦先完成于PMOS元件的金属栅极制作，因此不会对PMOS元件造成影响。此外，由于本第一优选实施例中High-K栅极介电层104并未移除，因此在步入45纳米(nm)线宽的半导体工艺时，还可省却源于移除High-K栅极介电层104，而必须在如此微小的开口162中重新再形成时，所必须面对的薄膜厚度控制与均匀度控制等考量。

请参阅图9至图15，图9至图15为本发明所提供的具有双金属栅极的CMOS元件的制作方法的第二优选实施例的示意图。如图9所示，首先提供一基底200，如一硅基底、含硅基底、或SOI基底等，基底200表面定义有第一有源区域210与第二有源区域212，基底200内形成有一用以电性隔离第一有源区域210与第二有源区域212的浅沟隔离(STI)202。接下来，在第一有源区域210与第二有源区域212内分别形成第一导电型晶体管250与第二导电型晶体管252。由于第一导电型晶体管250与第二导电型晶体管252形成的步骤同于第一优选实施例，故于此不再赘述。接下来在基底200上形成一覆盖层(图未示)，覆盖层其可为一氧化硅层、氮化硅层、或氮氧化硅层等。随后通过一光刻暨蚀刻工艺移除部分覆盖层，而在第一导电型晶体管250的第一栅极220上形成如图10所示的覆盖层280。此外，覆盖层280亦可以氧化，或与用以定义栅极的一硬掩模层(图未示)同时形成，且与第一栅极220同时蚀刻再移除硬掩模层等其他方式形成。

请参阅图10与图11。接下来进行一自对准金属硅化物(salicide)工艺，由于第一栅极220为覆盖层280所覆盖，因此在进行金属硅化物工艺时，仅第二栅极222的多晶硅层208、第一源极/漏极240、与第二源极/漏极242的表面可分别形成一金属硅化物层254。另外在本第二优选实施例中，如图11所示，还可在形成金属硅化物层254后选择性地在基底200上形成一接触孔蚀刻停止层282(contact etch stop layer，以下简称为CESL)，并通过施加一紫外光或热能的步骤，以使CESL 282产生一应力而作为一选择性应力系统(selective strain scheme，SSS)。由于此一选择性应力系统实际上并未影响CMOS元件工艺，因此并不局限于本第二优选实施例中，而可成为本发明所披露的各优选实施例的一变化型。

随后如图12所示，在基底200上形成一ILD层260，并通过一CMP等的平坦化工艺研磨ILD层260，且CMP平坦化工艺停止于第一导电型晶体管250与第二导电型晶体管252顶部的CESL 282。或待CMP平坦化ILD层260后再通过一回蚀刻工艺回蚀刻第一导电型晶体管250上方的ILD层260直至暴露出第一导电型晶体管250顶部的CESL 282。此外，平坦化工艺或回蚀刻工艺亦可继续进行至曝露出覆盖层280为止。

请参阅图13。接下来依序利用不同的蚀刻工艺移除第一栅极220上的CESL 282与第一栅极220上的覆盖层280。待这些膜层皆移除后，随即依序进行第一蚀刻工艺与第二蚀刻工艺，用以分别移除第一导电型晶体管250部分的第一栅极220。举例来说，第一蚀刻工艺移除第一栅极220的多晶硅层208；而第二蚀刻工艺则移除碳化钽层206。而在第一有源区域210内形成一如图13所示的开口262。值得注意的是，第一导电型晶体管250的High-K栅极介电层204暴露于开口262的底部。如前所述，本第二优选实施例中，High-K栅极介电层204上亦可包含有一保护层，因此在第二蚀刻工艺后还可以有第三蚀刻步骤将该保护层去除，惟该保护层亦可保留而无须去除。

请参阅图14。接下来在开口262内形成一金属层270。金属层270所使用的金属材料可同于第一优选实施例。同上所述，由于金属层270金属填洞能力较差，为避免填补完毕产生缝隙，在本第二优选实施例中，亦利用一金属层272作为填补开口262的主要材料；而金属层270则可用以调节功函数。同理，金属层272所使用的金属材料可同于第一优选实施例。请参阅图15。最后，再通过一CMP工艺移除不必要的第一金属层270与第二金属层272，重新完成第一导电型晶体管250栅极的制作。

由于金属硅化物并不容易移除，甚至有可能在移除金属硅化物时影响到下方栅极结构或其周边的ILD层轮廓。因此在本第二优选实施例中，通过覆盖层280覆盖第一栅极220的顶部，故在进行金属硅化物工艺时，第一栅极220顶部不会形成任何的金属硅化物，而可避免上述金属硅化物层的移除问题。

请参阅图16至图21，图16至图21为本发明所提供的具有双金属栅极的CMOS元件的制作方法的第三优选实施例的示意图。如图18所示，首先提供一基底300，如一硅基底、含硅基底、或SOI基底等，基底300表面定义有第一有源区域310与第二有源区域312，且基底300内形成有一用以电性隔离第一有源区域310与第二有源区域312的STI 302。接下来在基底300上依序形成一High-K栅极介电层304、一碳化钽层306、与一多晶硅层308。如前所述，在本第三优选实施例中，栅极介电层304与碳化钽层306中间还可形成一保护层(图未示)以保护栅极介电层304在后续工艺中受损。随后进行一光刻暨蚀刻工艺，蚀刻多晶硅层308、碳化钽层306、与High-K栅极介电层304，而在第一有源区域310与第二有源区域312内分别形成该第一栅极320与第二栅极322。请继续参阅图16，接下来可于基底300上形成一衬垫(liner)层(图未示)，其可为一氧化硅层。之后，利用不同导电型的离子注入工艺于第一栅极320与第二栅极322两侧的基底300内分别形成第一LDD330与第二LDD 332。在形成第一LDD 330与第二LDD 332之后，在基底300上再形成一氮化硅层380。

请参阅图17。随后再通过一光刻暨蚀刻工艺移除位于第一栅极320上方的氮化硅层380与衬垫层，而在第一有源区域310内形成一暴露出第一栅极320的多晶硅层308的开口382。随后进行一多晶硅氧化步骤，例如进行一快速热氧化(rapid thermal oxidation，RTO)或氧等离子体轰击，透过开口382氧化第一栅极320部分或全部的多晶硅层308。

请参阅图18。随后通过一回蚀刻工艺回蚀刻氮化硅层380，以在第一栅极320与第二栅极322的侧壁分别形成一间隙壁334。再利用不同导电型的离子注入工艺于第一栅极320与第二栅极322两侧的基底300内分别形成第一源极/漏极340与第二源极/漏极342。而于第一有源区域310与第二有源区域320内分别形成第一导电型晶体管350与第二导电型晶体管352。

请参阅图19。接下来进行一自对准金属硅化物(salicide)工艺，由于第一栅极320的多晶硅层308已于多晶硅氧化步骤中氧化，因此在此自对准金属硅化物工艺时，仅第二栅极322的多晶硅层308、第一源极/漏极340、与第二源极/漏极342的表面可分别形成一金属硅化物层354。此外如前所述，亦可选择性地于基底300上形成一CESL 386，并通过施加一紫外光或热能的步骤，以使CESL 386产生一应力，而作为一选择性应力系统。如前所述，由于此一选择性应力系统实际上并未影响CMOS元件工艺，因此亦不局限于本第三优选实施例中。

请继续参阅图19，接下来在基底300上形成一ILD层360，并通过一CMP平坦化工艺研磨ILD层360，且CMP平坦化工艺停止于CESL 386。或待CMP平坦化ILD层360后再通过一回蚀刻工艺回蚀刻第一导电型晶体管350上方的ILD层360直至暴露出第一导电型晶体管350顶部的CESL 386。

请参阅图20。接下来通过蚀刻工艺移除第一栅极320上的CESL 386。移除CESL 386后，随即依序进行第一蚀刻工艺与第二蚀刻工艺，用以分别移除第一导电型晶体管350部分的第一栅极320。举例来说，第一蚀刻工艺移除第一栅极320的氧化多晶硅层308；而第二蚀刻工艺则移除碳化钽层306。而在第一有源区域310内形成一如第20图所示的开口362。值得注意的是，第一导电型晶体管350的High-K栅极介电层304暴露于开口362的底部。如前所述，High-K栅极介电层304上还可包括有一用以保护High-K栅极介电层304的保护层，故在第二蚀刻工艺后更可实施第三蚀刻步骤移除该保护层，惟该保护层亦可保留而无须去除。

请参阅图21。接下来在开口362内形成一用以调节功函数的金属层370与一作为填补开口362主要材料的金属层372，最后再通过一CMP工艺移除不必要的金属层370、372，重新完成第一导电型晶体管350栅极的制作。由于这些步骤以及金属层370、372所使用的金属材料可同于前述第一、第二优选实施例，因此在本第三优选实施例中省略这些细节。

如前所述，由于金属硅化物并不容易移除，甚至有可能在移除金属硅化物时影响到下方栅极结构或其周边的ILD层360的轮廓。因此在本第三优选实施例中，通过多晶硅氧化工艺氧化第一栅极320的多晶硅层308，故在进行金属硅化物工艺时，第一栅极320顶部不会形成任何的金属硅化物，而可避免上述金属硅化物层的移除问题。

请参阅图22至图26，图22至图26为本发明所提供的具有双金属栅极的CMOS元件的制作方法的第四优选实施例的示意图。如图22所示，首先提供一基底400，如一硅基底、含硅基底、或SOI基底，基底400表面定义有第一有源区域410与第二有源区域412，且基底400内形成有一用以电性隔离第一有源区域410与第二有源区域412的STI 402。接下来在基底400上依序形成一High-K栅极介电层404与一多晶硅层408。在本第四优选实施例中，栅极介电层404与多晶硅层408中间还可形成一保护层(图未示)以保护栅极介电层404在后续工艺中受损。随后通过一光刻暨蚀刻工艺移除部分多晶硅层408与High-K栅极介电层404，而分别在第一有源区域410与第二有源区域412内形成第一栅极420与第二栅极422。随后，分别在第一栅极420与第二栅极422两侧的基底400内形成第一LDD 430与第二LDD432；随后在第一栅极420与第二栅极422的侧壁分别形成一间隙壁434。最后在第一栅极420与第二栅极422两侧的基底400内分别形成第一源极/漏极440与第二源极/漏极442，而形成如图22所示的第一导电型晶体管450与第二导电型晶体管452。

请参阅图23。随后进行一自对准金属硅化物工艺，并利用一硬掩模层或覆盖层(图未示)覆盖第一栅极420与第二栅极422的多晶硅层408表面，而仅在第一源极/漏极440与第二源极/漏极442表面分别形成一金属硅化物层454。请继续参阅图23，随后再于基底400上形成一ILD层460，并通过一CMP平坦化工艺研磨ILD层460，使其暴露出第一栅极420与第二栅极422的顶部。

请参阅图24。接下来进行第一蚀刻工艺，以移除第一栅极420的多晶硅层408，而在第一有源区域450内形成一开口462。值得注意的是，第一栅极420的High-K栅极介电层404暴露于开口462的底部。栅极介电层404上还可包括有一用以保护栅极介电层404的保护层，故在第一蚀刻工艺后更可实施另一蚀刻步骤移除该保护层，惟该保护层亦可保留而无须去除。

请参阅图25。随后在开口462内至少形成一金属层470；金属层470包含有氮化钼铝、钨、氮化钼、碳氮氧化钽、氮化钛、或氮化钨等金属材料。由于上述金属填洞能力较差，为避免填补完毕产生缝隙，还可利用一金属层472作为填补开口462的主要材料；而金属层470则可用以调节功函数。金属层472包含有铝、钛、钽、钨、铌、钼、氮化钛、碳化钛、氮化钽、钛钨合金、或钛与氮化钛合金。另外，为避免High-K栅极介电层404与金属层470产生反应或扩散效应，更可于形成第一金属层470之前，在开口462内形成一阻障层(图未示)，阻障层可包含有高温过渡金属、贵重金属、稀土金属等元素及其碳化物、氮化物、硅化物、铝氮化物或氮硅化物等。

请继续参阅图25。接下来进行第二蚀刻工艺，以移除第二栅极422的多晶硅层408，而在第二有源区域412内形成一开口464。值得注意的是，第二栅极422的High-K栅极介电层404暴露于开口464的底部。若栅极介电层404上还包括一保护层，则在第二蚀刻工艺后更可实施另一蚀刻步骤移除该保护层，惟该保护层亦可保留而无须去除。

请参阅图26。随后在开口464形成一金属层474。金属层474包含有碳化钽或氮化铝钛(TiAlN)等金属材料。如前所述，由于上述金属填洞能力较差，为避免填补完毕产生缝隙，还可利用一金属层476作为填补开口464的主要材料。金属层476则包含有铝、钛、钽、钨、铌、钼、氮化钛、碳化钛、氮化钽、钛钨合金、或钛与氮化钛合金。另外，为避免High-K栅极介电层404与金属层474产生反应或扩散效应，更可在形成第一金属层474之前，在开口464内形成一阻障层(图未示)。最后，再通过一CMP工艺或其他蚀刻工艺移除不必要的金属层470、472、474、476，重新完成第一导电型晶体管450与第二导电型晶体管452的制作。

根据本发明所提供的具有双金属栅极的互补金属氧化物半导体元件的制作方法，至少一导电型晶体管实施后栅极工艺所得，因此可用以制作须避开高热预算的导电型晶体管，改善元件V_fb下降问题，同时增加栅极金属材料的选择性。另外，在本发明所提供的方法中，High-K栅极介电层并未随着栅极一并移除，而保留于开口中，因此在后续填入金属层完成栅极的制作时，对于此一极薄的薄膜，不须再监控高介电常数栅极介电层的厚度控制与均匀度控制。同时由于高介电常数栅极介电层并未随着栅极一并移除，亦可避免高介电常数栅极介电层与硅基底间良好的界面受到影响进而影响到沟道区的载流子迁移率。此外，本发明还可整合CESL等的选择性应力系统(selective strain scheme，SSS)来提高MOS元件的性能。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种具有双金属栅极的互补金属氧化物半导体元件的制作方法，包含有：

提供一基底，该基底表面定义有第一有源区域与第二有源区域；

在该第一有源区域与该第二有源区域内分别形成第一导电型晶体管与第二导电型晶体管；

进行一自对准金属硅化物工艺；

在该基底上形成一内层介电层，且该内层介电层暴露出该第一导电型晶体管与该第二导电型晶体管的顶部；

进行第一蚀刻工艺，用以移除该第一导电型晶体管部分的第一栅极，而在该第一有源区域内形成一开口，且该第一导电型晶体管的高介电常数栅极介电层暴露于该开口的底部；以及

在该开口内至少形成第一金属层。

2.如权利要求1所述的方法，其中形成该第一导电型晶体管与该第二导电型晶体管的步骤还包含有：

在该基底上依序形成该高介电常数栅极介电层与一碳化钽层、与一多晶硅层；

进行一光刻暨蚀刻工艺，蚀刻该多晶硅层、该碳化钽层、与该高介电常数栅极介电层，而在该第一有源区域与该第二有源区域内分别形成该第一栅极与第二栅极；

在该第一栅极与该第二栅极两侧的基底内分别形成第一轻掺杂漏极与第二轻掺杂漏极；

在该第一栅极与该第二栅极的侧壁分别形成一间隙壁；以及

在该第一栅极与该第二栅极两侧的基底内分别形成第一源极/漏极与第二源极/漏极。

3.如权利要求2所述的方法，还包含第二蚀刻工艺，在该第一蚀刻工艺之后进行，该第一蚀刻工艺用以移除该第一导电型晶体管的该多晶硅层，而该第二蚀刻工艺用以移除该第一导电型晶体管的该碳化钽层。

4.如权利要求2所述的方法，还包含在该第一有源区域内形成一保护层的步骤，且该保护层覆盖该高介电常数栅极介电层。

5.如权利要求4所述的方法，还包含第三蚀刻工艺，在该第一蚀刻工艺之后进行，用以移除该保护层并暴露出该高介电常数栅极介电层。

6.如权利要求2所述的方法，还包含一多晶硅氧化步骤，在形成该第一轻掺杂漏极与该第二轻掺杂漏极之后进行，以氧化该第一栅极部分或全部的该多晶硅层。

7.如权利要求2所述的方法，还包含一在该第一栅极上形成一覆盖层的步骤，在该自对准金属硅化物工艺之前进行，以避免该第一栅极顶部形成一金属硅化物。

8.如权利要求7所述的方法，还包含第四蚀刻工艺，在该第一蚀刻工艺之前进行，用以移除该覆盖层。

9.如权利要求2所述的方法，还包含在该基底上形成一接触孔蚀刻停止层的步骤，在形成该内层介电层之前进行。

10.如权利要求9所述的方法，还包含第五蚀刻工艺，在该第一蚀刻工艺之前进行，用以移除该第一栅极上的该接触孔蚀刻停止层。

11.如权利要求1所述的方法，其中该第一金属层包含有氮化钼铝、钨、氮化钼、碳氮氧化钽、氮化钛、或氮化钨。

12.如权利要求1所述的方法，还包含在该开口内形成第二金属层的步骤，在形成该第一金属层之后进行，且该第二金属层包含有铝、钛、钽、钨、铌、钼、氮化钛、碳化钛、氮化钽、钛钨、或钛与氮化钛等复合金属。

13.一种具有双金属栅极的互补金属氧化物半导体元件的制作方法，包含有：

进行一自对准金属硅化物工艺；

进行第一蚀刻工艺，以移除该第一导电型晶体管部分的第一栅极，而在该第一有源区域内形成第一开口，且该第一导电型晶体管的一高介电常数栅极介电层暴露于该第一开口的底部；

在该第一开口内至少形成第一金属层；

进行第二蚀刻工艺，以移除该第二导电型晶体管部分的第二栅极，而在该第二有源区域内形成第二开口，且该第二导电型晶体管的一高介电常数栅极介电层暴露于该第二开口的底部；以及

在该第二开口内至少形成第二金属层。

14.如权利要求13所述的方法，其中形成该第一导电型晶体管与该第二导电型晶体管的步骤还包含有：

在该基底上依序形成该高介电常数栅极介电层与一多晶硅层；

进行一光刻暨蚀刻工艺，以蚀刻该多晶硅层与该高介电常数栅极介电层，而在该第一有源区域与该第二有源区域内分别形成该第一栅极与该第二栅极；

在该第一栅极与该第二栅极的侧壁分别形成一间隙壁；以及

15.如权利要求14所述的方法，还包含在该基底上形成一保护层的步骤，在形成该高介电常数栅极介电层之后进行，且该保护层覆盖该高介电常数栅极介电层。

16.如权利要求15所述的方法，还包含第三蚀刻工艺，在该第一蚀刻工艺之后进行，用以移除该保护层并暴露出该高介电常数栅极介电层。

17.如权利要求13所述的方法，其中该第一金属层包含有氮化钼铝、钨、氮化钼、碳氮氧化钽、氮化钛或氮化钨。

18.如权利要求13所述的方法，其中该第二金属层包含有碳化钽或氮化铝钛。

19.如权利要求13所述的方法，还包含在该第一开口与该第二开口内分别形成第三金属层的步骤。

20.如权利要求19所述的方法，其中该第三金属层包含有铝、钛、钽、钨、铌、钼、氮化钛、碳化钛、氮化钽、钛钨合金、或钛与氮化钛合金。