CN102074507A - 集成电路及其制作方法 - Google Patents

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Abstract

本发明一实施例提供一种集成电路的制作方法，包括以一先栅极工艺在一基板上形成N型金属氧化物半导体晶体管的金属栅极电极；以及以一后栅极工艺于基板上形成P型金属氧化物半导体晶体管的栅极电极。使用本发明来制作N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极可降低制作成本。

Description

集成电路及其制作方法
技术领域
本发明涉及半导体元件，且特别涉及包括金属栅极的集成电路及其制作方法。
背景技术
半导体集成电路(integrated circuit，IC)工业已经历了快速的成长。集成电路的材料与设计的技术进步已产生了许多集成电路世代，且每一个新世代皆较先前的世代拥有更小且更复杂的电路。然而，这也代表集成电路工艺的复杂度越来越高，因此集成电路工艺也需要取得同样的进展才能实现新世代的集成电路。
在集成电路发展的期间内，当几何尺寸(例如以一工艺制作的最小组件或线)缩小时，功能密度(functional density，例如在单位芯片面积内的互连元件数)已普遍地增加。微缩化工艺(scaling down process)有益于增加生产效率以及降低制作成本。此微缩化造成了相对高的功耗值(power dissipation value)，为了解决此问题，可采用低功耗的元件例如互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)元件。
为了配合元件的微缩化趋势，许多材料已被应用作为互补式金属氧化物半导体元件的栅极电极与栅介电层。互补式金属氧化物半导体元件一般是由栅氧化物与多晶硅栅极电极所组成。为了持续地降低特征尺寸(feature size)以提高元件性能，有必要以高介电常数(高k值)的栅介电层以及金属栅极电极取代栅氧化物以及多晶硅栅极电极。
一般而言，可利用先栅极工艺(gate-first process)或是后栅极工艺(gate-last process)来制作集成电路的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极。就一般的先形成栅极的工艺而言，N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极可包括硅化物层。位于金属栅极电极的顶部的硅化物层的形成方法包括用以硅化的高温退火工艺。可以发现的是，高温退火工艺会减少N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的有效氧化物(effective oxide)的厚度Eot。减少有效氧化物的厚度Eot可降低N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的功函数值。亦可发现，高温退火工艺有助于n型的功函数金属层及/或p型的功函数金属层与高k值的栅介电层交互作用。交互作用可降低N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的功函数值。
一般的后栅极工艺会在源极/漏极区形成之后才形成N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极。举例来说，源极/漏极区形成于基板中且N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的闲置栅极形成于层间介电层中。移除N型金属氧化物半导体晶体管的闲置栅极以形成一开口。将一用以制作N型金属氧化物半导体晶体管的n型金属栅极材料填入该开口中。以一化学机械平坦化(chemical-mechanical planarization，CMP)工艺移除n型金属栅极材料的位于该开口外的部分。在形成N型金属氧化物半导体晶体管的金属栅极电极之后，移除P型金属氧化物半导体晶体管的闲置栅极以形成另一开口。将一用以形成P型金属氧化物半导体晶体管的p型金属栅极材料填入该开口中。以另一化学机械平坦化工艺移除p型金属栅极材料的位于该开口外的部分。用以形成N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极的多个化学机械平坦化工艺会增加同一芯片中的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的制作成本。
基于上述问题，需要同一芯片中的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极的制作方法。
发明内容
为克服现有技术中的缺陷，本发明一实施例提供一种集成电路的制作方法，包括以一先栅极工艺在一基板上形成一N型金属氧化物半导体晶体管的一金属栅极电极；以及以一后栅极工艺于基板上形成一P型金属氧化物半导体晶体管的一栅极电极。
本发明另一实施例提供一种集成电路的制作方法，包括于一基板上形成一栅介电结构；于栅介电结构上形成一第一功函数金属层；于第一功函数金属层上形成一硅层；于硅层上形成一掩模层；图案化栅介电结构、第一功函数金属层、硅层以及掩模层，以形成用以作为一N型金属氧化物半导体晶体管的栅介电结构的一第一部分、第一功函数金属层的一第一部分、硅层的一第一部分以及掩模层的一第一部分，并形成用以作为一P型金属氧化物半导体晶体管的栅介电结构的一第二部分、第一功函数金属层的一第二部分、硅层的一第二部分以及掩模层的一第二部分；移除掩模层的第一部分以暴露出硅层的第一部分的一表面；使硅层的第一部分的表面硅化；于用以作为一P型金属氧化物半导体晶体管的第一功函数金属层的第二部分、硅层的第二部分以及掩模层的第二部分周围形成一介电层；移除掩模层的第二部分以暴露出硅层的第二部分的一表面；大体上移除硅层的第二部分以及第一功函数金属层的第二部分以形成一开口；以及于开口中形成一第二功函数金属层。
本发明又一实施例提供一种集成电路，包括一N型金属氧化物半导体晶体管与一P型金属氧化物半导体晶体管，其中N型金属氧化物半导体晶体管设置于一基板上，N型金属氧化物半导体晶体管包括一第一栅介电结构，位于基板上；一第一功函数金属层，位于第一栅介电结构上；一硅层，位于第一功函数金属层上；以及一硅化物层，位于硅层上，P型金属氧化物半导体晶体管设置于基板上，P型金属氧化物半导体晶体管包括一第二栅介电结构，位于基板上；以及一第二功函数金属层，位于第二栅介电结构上，其中P型金属氧化物半导体晶体管不包括位于第二功函数金属层上的任何硅化物材料。
使用本发明来制作N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极可降低制作成本。
附图说明
图1示出本发明一实施例的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的栅极电极的制作流程图。
图2A～图2I示出本发明一实施例的集成电路的工艺剖面图。
图3示出本发明的多个实施例的有经过或没有经过n型离子注入工艺的N型金属氧化物半导体晶体管的临界电压。
图4A～图4G示出本发明另一实施例的集成电路的工艺剖面图。
图5示出包括配置于基板上的集成电路的系统。
其中，附图标记说明如下：
100～形成方法；
110、120～工艺；
200、400～基板；
201、203～区域；
215、415～隔离结构；
220、220a、220b、420、420a、420b～栅介电结构；
230、230a、230b、430、430a、430b～功函数金属层；
233～非晶硅层；
235～图案化光致抗蚀剂层；
237～离子注入工艺、n型离子注入工艺；
237a～界面；
238～掺杂分布曲线；
240、240a、240b、440、440a、440b～硅层；
241、241a、241b、441、441a、441b～硬掩模层；
242～移除工艺；
243a、243b、243c、243d、443a、443b、443c、443d～间隔物；
245a、245b、445a、445b～n型源极/漏极区；
247a、247b、447a、447b～p型源极/漏极区；
250a、250b、250c、250d、250e、450a、450b、450c、450d、450e～硅化物层；
260、460～介电层；
265、465～开口；
270、471～功函数金属层；
500～系统；
501～基板；
502～集成电路；
505～凸块；
a、b～厚度。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
可以知道的是，下文中将提供许多不同的实施例，或是例子，以实施本发明的多种不同的特征。以下将描述特定例子的组件以及排列以简化本发明。当然，在此仅用以举例说明，而并非用以限定本发明。此外，在本说明书的各种例子中可能会出现重复的元件符号及/或字母以便简化与清楚描述，但这不代表在各个实施例及/或图示之间有何特定的关连。再者，在本说明书中，当提到某一元件形成于另一元件“上”、“连接至”另一元件、及/或“耦接”另一元件，可代表两元件之间直接接触或中间更插有其他元件，以使这两元件并非直接接触。另外，空间的比较词(spatially relative term，例如较低、较高、水平、垂直、之上、之下、向上、向下、顶、底等)及其衍生词(例如水平地、向下地、向上地等)可用来简化说明本发明的元件之间的位置关系。空间的比较词可包含不同方向的具有这些元件的装置。
图1示出本发明一实施例的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的栅极电极的制作流程图。在图1中，N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极的形成方法100可包括工艺110、120。工艺110可包括以先栅极工艺在基板上形成N型金属氧化物半导体晶体管的栅极电极。工艺120可包括以后栅极工艺在基板上形成P型金属氧化物半导体晶体管的栅极电极。
如上所述，一般是使用先栅极工艺或是后栅极工艺来形成同一集成电路中的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极。对于先栅极工艺而言，高温退火工艺可减少N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的有效氧化物厚度Eot。有效氧化物厚度Eot的减少可降低N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的功函数值。功函数金属层与高k值的栅介电层的交互作用亦会降低功函数值。可以注意的是，一般的后栅极工艺会使用多个化学机械平坦化工艺，以致于同一芯片中的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的制作成本增加。
相对地，形成方法100可利用先栅极工艺形成N型金属氧化物半导体晶体管的栅极电极以及利用后栅极工艺形成P型金属氧化物半导体晶体管的栅极电极。由于P型金属氧化物半导体晶体管的功函数金属层是在高温退火工艺之后形成，因此，P型金属氧化物半导体晶体管的功函数金属层不会受到高温退火工艺的影响。P型金属氧化物半导体晶体管的功函数值大体上不受高温退火工艺的影响。
再者，形成方法100利用先栅极工艺形成N型金属氧化物半导体晶体管的栅极电极。先栅极工艺毋须进行化学机械平坦化工艺以移除用以形成N型金属氧化物半导体晶体管的功函数金属材料及/或填入材料(fill-in material)。使用形成方法100来制作N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的金属栅极电极可降低制作成本。
以下描述是关于形成一集成电路的示范工艺。示范工艺包括图1的形成方法100。值得注意的是，下述实施例仅用以举例说明，而非用以限定本发明。
图2A～图2I示出本发明一实施例的集成电路的工艺剖面图。在本实施例中，可利用n型离子注入工艺调整N型金属氧化物半导体晶体管的功函数值。在图2A中，可在一基板200中形成一隔离结构(isolation structure)215。隔离结构215可隔离用以作为N型金属氧化物半导体晶体管的一区域201以及用以作为P型金属氧化物半导体晶体管的一区域203。可在基板200上依序形成一栅介电结构220、一功函数金属层230以及一非晶硅层233。
在某些实施例中，基板200可包括元素半导体(包括结晶硅或结晶锗、多晶或是非晶结构)、复合半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或锑化铟)、合金半导体(包括硅锗、磷砷化镓、砷化铟铝、砷化铝镓、砷化铟镓、磷化铟镓、或砷磷化镓铟)、任何其他适合的材料、或前述的组合。在一实施例中，合金半导体基板可具有一硅锗梯度，其中硅锗梯度是代表不同的位置之间硅与锗的组成比例会不同。在一实施例中，合金硅锗是形成于一硅基板上。在另一实施例中，一硅锗基板具有应变。再者，半导体基板可为一绝缘体上半导体，例如绝缘体上硅(silicon on insulator，SOI)或是薄膜晶体管。在某些实施例中，半导体基板可包括掺杂的外延层或是内埋层(buried layer)。在其他的实施例中，化合物半导体基板可具有多层结构、或是基板可包括多层的化合物半导体结构。
隔离结构215可设置于基板200中。在某些实施例中，隔离结构215可为一浅沟槽隔离(shallow trench isolation，STI)结构、一硅局部氧化(local oxidation of silicon，LOCOS)结构、或是其他的隔离结构。隔离结构215可以例如浅沟槽隔离工艺、硅局部氧化及/或其他适于形成隔离结构的方法来形成。在一实施例中，浅沟槽隔离结构的形成可包括以一般的光刻工艺图案化半导体基板、在基板中蚀刻一沟槽(例如使用干式蚀刻、湿式蚀刻及/或等离子体蚀刻工艺)、以及以介电材料填满该沟槽(例如使用化学气相沉积工艺)。在某些实施例中，填满的沟槽可具有一多层结构(multi-layer structure)，例如填满了氮化硅或氧化硅的一热氧化衬层(thermal oxide liner layer)。
可于基板200上形成栅介电结构220。栅介电结构220可为单层或多层结构。在某些具有单层栅介电结构的实施例中，栅介电结构220可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、高k值的介电材料、其他的介电材料、及/或前述的组合。在某些具有多层栅介电结构的实施例中，栅介电结构220可包括一界面层(interfacial layer)以及一高介电常数的介电层。界面层可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、其他的介电材料、及/或前述的组合。高介电常数的介电层可包括高介电常数的介电材料，例如氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、其他适合的高介电常数材料、及/或前述的组合。高介电常数材料可包括金属氧化物、金属氮化物、金属硅酸盐(metal silicates)、过渡金属氧化物(transition metal-oxides)、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐(metal aluminates)、锆硅酸盐、锆铝酸盐、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝合金(hafnium dioxide-alumina alloy)、其他适合的材料、及/或前述的组合。可以任何适合的工艺制作栅介电结构220，例如原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)、湿式氧化法(wet oxidation)、物理气相沉积(physical vapor deposition，PVD)、远距等离子体化学气相沉积(remote plasma CVD，RPCVD)、等离子体辅助化学气相沉积(plasma enhanced CVD，PECVD)、金属有机化学气相沉积(metal organic CVD，MOCVD)、溅镀、电镀、或是其他适合的工艺、及/或前述的组合。
可在栅介电结构220上形成功函数金属层(work function metallic layer)230。功函数金属层230可包括的材料例如为金属、金属碳化物、金属氮化物、或是其他可提供晶体管适当的功函数的材料。在某些实施例中，功函数金属层230可为一n型功函数金属层。n型功函数金属层可包括的材料例如为铪、锆、钛、钽、铝、金属碳化物、其他可调整N型金属氧化物半导体晶体管的栅极电极的功函数值的n型金属材料、或是前述的组合。可以任何适合的工艺制作n型功函数材料，例如原子层沉积、化学气相沉积、湿式氧化法、物理气相沉积、远距等离子体化学气相沉积、等离子体辅助化学气相沉积、金属有机化学气相沉积、溅镀、电镀、或是其他适合的工艺、及/或前述的组合。
可在功函数金属层230上形成非晶硅层233。非晶硅层233可防止在下述用以调整N型金属氧化物半导体晶体管的功函数值的离子注入工艺所造成的金属污染。可以任何适合的工艺制作非晶硅层233，例如化学气相沉积、物理气相沉积、远距等离子体化学气相沉积、等离子体辅助化学气相沉积、金属有机化学气相沉积、溅镀、电镀、或是其他适合的工艺、及/或前述的组合。
请参照图2B，可在非晶硅层233上形成一图案化光致抗蚀剂层235，其覆盖P型金属氧化物半导体晶体管的区域203。图案化光致抗蚀剂层235可作为离子注入工艺237中的掩模层。离子注入工艺237可注入例如n型掺杂物至功函数金属层230与非晶硅层233之间的界面237a。在某些实施例中，离子注入工艺237的注入能(implantation energy)约为1KeV～9KeV，且离子注入工艺237的掺杂剂量约为1E15/cm2～9E15/cm2。在某些其他的实施例中，离子注入工艺237的注入能约为6KeV，且离子注入工艺237的掺杂剂量约为4E15/cm2。
请参照图2B，掺杂分布曲线(dopant distribution curve)238的峰值可邻近界面237a。n型掺杂物可降低N型金属氧化物半导体晶体管的临界电压(threshold voltage)，例如降低240mV或是更多。在某些实施例中，掺杂分布曲线238的峰值可在界面237a附近。在某些其他的实施例中，掺杂分布曲线238的峰值可略高于界面237a并位于非晶硅层233中。在某些另外的实施例中，掺杂分布曲线238的峰值可略低于界面237a并位于功函数金属层230中。
请参照图2C，移除图案化光致抗蚀剂层235(如图2B所示)。在移除图案化光致抗蚀剂层235之后，可在功函数金属层230上形成一硅层240，例如多晶硅层。在某些实施例中，用以形成硅层240的热能可使非晶硅层233(如图2B所示)转变成多晶硅材料层。由多晶硅层233转变而成的多晶硅材料层可成为硅层240的一部分。可以任何适合的工艺制作硅层240，例如化学气相沉积、物理气相沉积、远距等离子体化学气相沉积、等离子体辅助化学气相沉积、金属有机化学气相沉积、溅镀、电镀、或是其他适合的工艺、及/或前述的组合。
请参照图2C，可在硅层240上形成一硬掩模层241。硬掩模层241可包括氮化物、氮氧化物、其他的介电材料、或是前述的组合的至少其中之一。可以任何适合的工艺制作硬掩模层241，例如化学气相沉积、物理气相沉积、远距等离子体化学气相沉积、等离子体辅助化学气相沉积、金属有机化学气相沉积、溅镀、电镀、或是其他适合的工艺、及/或前述的组合。
请参照图2D，可图案化栅介电结构220、功函数金属层230、硅层240以及硬掩模层241(如图2C所示)以形成栅介电结构220的一第一部分(例如栅介电结构220a)、功函数金属层230的一第一部分(例如功函数金属层230a)、硅层240的一第一部分(例如硅层240a)以及硬掩模层241的一第一部分(例如硬掩模层241a)，并形成栅介电结构220的一第二部分(例如栅介电结构220b)、功函数金属层230的一第二部分(例如功函数金属层230b)、硅层240的一第二部分(例如硅层240b)以及硬掩模层241的一第二部分(例如硬掩模层241b)。图案化工艺可包括例如光刻工艺与干式蚀刻工艺。图案化工艺可利用图案化光致抗蚀剂层(未示出)来定义图案。可在图案化工艺之后移除图案化光致抗蚀剂层。
请再次参照图2D，可在硅层240a、240b的侧壁上形成间隔物243a、243b、243c、243d。间隔物243a、243b、243c、243d可包括例如氧化物、氮化物、氮氧化物及/或其他的介电材料。可于基板200中形成n型源极/漏极区245a、245b以及p型源极/漏极区247a、247b。n型源极/漏极区245a、245b可具有掺杂物，例如为砷、磷、其他的第五族元素、或是前述的组合。p型源极/漏极区247a、247b可具有掺杂物，例如为硼或是其他的第三族元素。
请参照图2E，移除工艺242可移除硬掩模层241a(如图2D所示)以暴露出硅层240a的一表面(未标示)。在某些实施例中，一图案化光致抗蚀剂层(未示出)可覆盖硬掩模层241b。在移除工艺242移除硬掩模层241a的过程中，图案化光致抗蚀剂层可保护硬掩模层241b免于被移除。移除工艺242可包括干式蚀刻工艺、湿式蚀刻工艺或是前述的组合。
请参照图2F，进行自我对准硅金属化工艺(salicidation process)，以分别于硅层240a、n型源极/漏极区245a、245b以及p型源极/漏极区247a、247b上形成硅化物层(siliside layer)250a、250b、250c、250d、250e。硬掩模层241b可防止硅层240b被金属硅化(silicide)。在某些实施中，N型金属氧化物半导体晶体管的栅极电极可包括功函数金属层230a、硅层240a与硅化物层250a。硅层240b可视为P型金属氧化物半导体晶体管的闲置栅极。在某些实施例中，上述搭配图1的先栅极工艺可包括上述搭配图2C-图2F的流程。
硅化物层250a、250b、250c、250d、250e具有低阻抗。硅化物层250a、250b、250c、250d、250e可包括材料例如硅化镍(nickel silicide，NiSi)、硅化镍铂(nickel-platinum silicide，NiPtSi)、硅化镍铂锗(nickel-platinum-germanium silicide，NiPtGeSi)、硅化镍锗(nickel-germanium silicide，NiGeSi)、硅化镱(ytterbium silicide，YbSi)、硅化铂(platinum silicide，PtSi)、硅化铱(iridium silicide，IrSi)、硅化铒(erbium silicide，ErSi)、硅化钴(cobalt silicide，CoSi)、其他适合的材料、及/或前述的组合。用以形成金属硅化物层的材料可以物理气相沉积(例如溅镀与蒸镀)、电镀、化学气相沉积(例如等离子体辅助化学气相沉积、常压化学气相沉积、低压化学气相沉积、高密度等离子体化学气相沉积以及原子层化学气相沉积)、其他适合的沉积工艺、及/或前述的组合来沉积。
在沉积工艺之后，自我对准硅金属化工艺可包括在高温下沉积材料与掺杂区域之间的反应，前述高温的温度可依照特定的材料或是多种材料而作选择。这又可称为退火，其可包括快速热处理工艺(Rapid Thermal Processing，RTP)。反应的金属硅化物可以是以单一步骤的快速热处理工艺或是多步骤的快速热处理工艺形成。在某些实施例中，可以约1000℃或是更高的温度进行快速热处理工艺。
请参照图2G，可在间隔物243a、243b、243c、243d周边形成至少一介电层260。介电层260可包括例如氧化物、氮化物、氮氧化物、低介电常数的介电材料、超低介电常数的介电材料、极低介电常数的介电材料、其他的介电材料、及/或前述的组合。介电层260的制作方法例如为化学气相沉积、高密度等离子体化学气相沉积、常压化学气相沉积、旋转涂布工艺、其他的沉积工艺、及/或前述的组合。在某些实施例中，介电层260可作为层间介电层。
请参照图2H，可例如以湿式蚀刻工艺移除硬掩模层241b、硅层240b及功函数金属层230b，以于间隔物243c、243d之间形成一开口265。在湿式蚀刻工艺中，硅化物层250a可保护硅层240a免于被移除。
请参照图2I，另一功函数金属层270可形成于开口265(如图2H所示)中并位于栅介电结构220b上。在某些实施例中，P型金属氧化物半导体晶体管的栅极电极可包括功函数金属层270。P型金属氧化物半导体晶体管不包括位于功函数金属层270上的任何硅化物材料。在某些实施例中，上述搭配图1的后栅极工艺可包括上述搭配图2H-2I的流程。
功函数金属层270可包括p型功函数金属层或是n型功函数金属层。在使用p型功函数金属层的实施例中，功函数金属层270可包括例如金属、金属碳化物、金属氮化物、及/或其他可提供晶体管适当的功函数的材料。在某些实施例中，p型功函数金属层可包括例如钌、钯、铂、钴、镍、导电金属氧化物(例如氧化钌)、其他可调整P型金属氧化物半导体晶体管的栅极电极的功函数值的p型金属材料、或前述的组合。
在某些实施例中，可于功函数金属层270上形成导电材料(未示出)，例如铝、铜、铝铜合金(AlCu)、钛、氮化钛、钽、氮化钽、其他的导电材料、或前述的组合。导电材料可连接于功函数金属层270与金属层(未示出)之间。在某些实施例中，导电材料可被视为一种填入金属材料，其可填入功函数金属层270的间隙(未示出)中。
图3示出本发明的多个实施例的有经过或没有经过n型离子植入工艺的N型金属氧化物半导体晶体管的临界电压。在图3中，未经历n型离子注入工艺237的N型金属氧化物半导体晶体管的临界电压约为0.73V。相对地，经历过n型离子注入工艺237的N型金属氧化物半导体晶体管的临界电压约为0.49V。n型离子注入工艺237可降低N型金属氧化物半导体晶体管的临界电压。
图4A～图4G示出本发明另一实施例的集成电路的工艺剖面图。在本实施例中，可利用不同厚度的功函数金属层来调整N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的功函数值。在图4A-图4G中的元件若是相似于或是相同于图2A-图2I中的元件，则会以图2A-图2I中的元件的元件符号加200来标示之。在图4A中，可在一基板400中形成一隔离结构415。可依序在基板400上形成一栅介电结构420、一功函数金属层430、一硅层440以及一硬掩模层441。在某些实施例中，功函数金属层430的厚度约为3nm或是更少。
请参照图4B，可图案化栅介电结构420、功函数金属层430、硅层440以及硬掩模层441以形成栅介电结构420的一第一部分(例如栅介电结构420a)、功函数金属层430的一第一部分(例如功函数金属层430a)、硅层440的一第一部分(例如硅层440a)以及硬掩模层441的一第一部分(例如硬掩模层441a)，并形成栅介电结构420的一第二部分(例如栅介电结构420b)、功函数金属层430的一第二部分(例如功函数金属层430b)、硅层440的一第二部分(例如硅层440b)以及硬掩模层441的一第二部分(例如硬掩模层441b)。
可于硅层440a、440b上形成间隔物443a、443b、443c、443d。间隔物443a、443b、443c、443d的材质包括例如氧化物、氮化物、氮氧化物及/或其他的介电材料。n型源极/漏极区445a、445b以及p型源极/漏极区447a、447b可形成于基板400中。n型源极/漏极区445a、445b可具有掺杂物，例如砷、磷、其他的第五族元素、或是前述的组合。p型源极/漏极区447a、447b可具有掺杂物，例如硼、或是其他的第三族元素。
请参照图4C，移除硬掩模层441a以暴露出硅层440a的一表面(未标示)。在某些实施例中，一图案化光致抗蚀剂层(未示出)可覆盖硬掩模层441b。在移除硬掩模层441a的过程中，图案化光致抗蚀剂层可保护硬掩模层441b免于被一并移除。移除硬掩模层441a的工艺可包括干式蚀刻工艺、湿式蚀刻工艺或是前述的组合。
请参照图4D，进行自我对准硅金属化工艺以于硅层440a、n型源极/漏极区445a、445b以及p型源极/漏极区447a、447b上分别形成硅化物层450a、450b、450c、450d、450e。硬掩模层441b可防止硅化物层形成在硅层440b上。在某些实施例中，N型金属氧化物半导体晶体管的电极可包括功函数金属层430a、硅层440a以及硅化物层450a。硅层440b可视为P型金属氧化物半导体晶体管的闲置栅极。
请参照图4E，可在间隔物443a、443b、443c、443d周边形成至少一介电层460。介电层460可包括例如氧化物、氮化物、氮氧化物、低介电常数的介电材料、超低介电常数的介电材料、极低介电常数的介电材料、其他的介电材料、及/或前述的组合。介电层460的制作方法例如为化学气相沉积、高密度等离子体化学气相沉积、常压化学气相沉积、旋转涂布工艺、其他的沉积工艺、及/或前述的组合。在某些实施例中，介电层460可作为层间介电层。
请参照图4F，可例如以湿式蚀刻工艺移除硬掩模层441b、硅层440b及功函数金属层430b，以于间隔物443c、443d之间形成一开口465。在湿式蚀刻工艺中，硅化物层450a可保护硅层440a免于被移除。
请参照图4G，另一功函数金属层471可形成于开口465(如图4F所示)中并位于栅介电结构420b上。P型金属氧化物半导体晶体管的栅极电极可包括功函数金属层471。P型金属氧化物半导体晶体管不包括位于功函数金属层471上的任何硅化物材料。
在某些实施例中，功函数金属层471可具有相同于功函数金属层430a的功函数金属材料。举例来说，功函数金属层471、430a皆具有n型功函数金属材料。在某些其他的实施例中，功函数金属层471可具有与功函数金属层440a相同的功函数金属材料。在又一实施例中，功函数金属层471、430a皆包括氮化钛。
请再次参照图4G，在某些实施例中，功函数金属层430a的厚度a约为3nm或是更少。功函数金属层471的厚度b约为8nm或是更多。可以发现的是，功函数金属层430a、471的厚度分别会影响N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的功函数值。若是减少功函数金属层430a的厚度，则可将N型金属氧化物半导体晶体管的功函数值降低至，例如，约0.5V。若是增加功函数金属层471的厚度，则可将P型金属氧化物半导体晶体管的功函数值增加至，例如，约-0.5V。
图5示出包括配置于基板上的集成电路的系统。在图5中，一系统500可包括配置于一基板501上的一集成电路502。基板501可包括印刷电路板、印刷线路板、及/或其他适于承载集成电路的承载座。集成电路502可包括上述搭配图2I与图4G的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管。集成电路502可电性连接基板501。在某些实施例中，集成电路502可通过凸块505电性连接至基板501。在某些实施例中，集成电路502可以打线接合的方式电性连接至基板501。系统500可以是电子系统的一部分，例如计算机、无线通信设备(wireless communication device)、计算机的周边配备、娱乐装置、或其相似物。
在某些实施例中，包括集成电路502的系统500可将整个系统做在单一集成电路中，也就是所谓的单芯片系统(system on a chip，SOC)或是集成电路系统(system on integrated circuit，SOIC)元件。单芯片系统元件可提供，例如，所有的电路需求，以执行手机、个人数字助理(personal data assistant，PDA)、数码录像机(digital VCR)、数码摄录像机(digital camcorder)、数码相机、数字音乐播放器、或是在单一集成电路中的其他相似物的各种功能。
本发明虽以优选实施例公开如上，然其并非用以限定本发明的范围，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。

Claims (10)

1.一种集成电路的制作方法，包括：
以一先栅极工艺在一基板上形成一N型金属氧化物半导体晶体管的一金属栅极电极；以及
以一后栅极工艺于该基板上形成一P型金属氧化物半导体晶体管的一栅极电极。
2.如权利要求1所述的集成电路的制作方法，其中该先栅极工艺包括：
于该基板上形成一第一栅介电结构；
于该第一栅介电结构上形成一第一功函数金属层；
于该第一功函数金属层上形成一第一硅层；以及
在形成该P型金属氧化物半导体晶体管的栅极电极之前，在该第一硅层上形成一硅化物层。
3.如权利要求2所述的集成电路的制作方法，还包括：
于该第一功函数金属层上形成一非晶硅层；以及
注入n型掺杂物至一位于该非晶硅层与该第一功函数金属层之间的界面，以降低该第一功函数金属层的一功函数值。
4.如权利要求2所述的集成电路的制作方法，其中该后栅极工艺包括：
于该基板上形成一第二栅介电结构；以及
于该第二栅介电结构上形成一第二功函数金属层，其中该后栅极工艺不包括于该第二功函数金属层上形成任何的硅化物材料。
5.如权利要求4所述的集成电路的制作方法，其中形成该第二功函数金属层的步骤包括：
于该第二栅介电结构上形成一第三功函数金属层；
于该第三功函数金属层上形成一第二硅层；
于该第三功函数金属层与该第二硅层周边形成一介电层；
大体上移除该第三功函数金属层与该第二硅层以形成一开口；以及
将该第二功函数金属层填入该开口中。
6.如权利要求4所述的集成电路的制作方法，其中该第一功函数金属层与该第二功函数金属层具有相同的功函数金属材料，且该第二功函数金属层的厚度大于该第一功函数金属层的厚度。
7.一种集成电路的制作方法，包括：
于一基板上形成一栅介电结构；
于该栅介电结构上形成一第一功函数金属层；
于该第一功函数金属层上形成一硅层；
于该硅层上形成一掩模层；
图案化该栅介电结构、该第一功函数金属层、该硅层以及该掩模层，以形成用以作为一N型金属氧化物半导体晶体管的该栅介电结构的一第一部分、该第一功函数金属层的一第一部分、该硅层的一第一部分以及该掩模层的一第一部分，并形成用以作为一P型金属氧化物半导体晶体管的该栅介电结构的一第二部分、该第一功函数金属层的一第二部分、该硅层的一第二部分以及该掩模层的一第二部分；
移除该掩模层的该第一部分以暴露出该硅层的该第一部分的一表面；
使该硅层的该第一部分的该表面硅化；
于用以作为一P型金属氧化物半导体晶体管的该第一功函数金属层的该第二部分、该硅层的该第二部分以及该掩模层的该第二部分的周围形成一介电层；
移除该掩模层的该第二部分以暴露出该硅层的该第二部分的一表面；
大体上移除该硅层的该第二部分以及该第一功函数金属层的该第二部分以形成一开口；以及
于该开口中形成一第二功函数金属层。
8.如权利要求7所述的集成电路的制作方法，还包括：
于该第一功函数金属层上形成一非晶硅层；
于该非晶硅层上形成一图案化光致抗蚀剂层，且该图案化光致抗蚀剂层覆盖该P型金属氧化物半导体晶体管的一区域；以及
在注入n型掺杂物至一位于该非晶硅层与该第一功函数金属层之间的界面以降低该第一功函数金属层的一功函数值的过程中，以该图案化光致抗蚀剂层为掩模。
9.一种集成电路，包括：
一N型金属氧化物半导体晶体管，设置于一基板上，该N型金属氧化物半导体晶体管包括：
一第一栅介电结构，位于该基板上；
一第一功函数金属层，位于该第一栅介电结构上；
一硅层，位于该第一功函数金属层上；以及
一硅化物层，位于该硅层上；以及
一P型金属氧化物半导体晶体管，设置于该基板上，该P型金属氧化物半导体晶体管包括：
一第二栅介电结构，位于该基板上；以及
一第二功函数金属层，位于该第二栅介电结构上，其中该P型金属氧化物半导体晶体管不包括位于该第二功函数金属层上的任何硅化物材料。
10.如权利要求9所述的集成电路，其中该第一功函数金属层与该第二功函数金属层具有相同的金属材料，且该第二功函数金属层的厚度大于该第一功函数金属层的厚度。
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