CN102034758A - 集成电路元件的制造方法 - Google Patents

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Abstract

本发明提供集成电路元件的制造方法，在一实施例中，此方法包括提供基底，于基底之上形成包含第一伪栅极的栅极结构，从栅极结构移除第一伪栅极形成沟槽，形成界面层、高介电常数介电层与覆盖层，部分地填充沟槽，于覆盖层之上形成第二伪栅极，其中第二伪栅极填充沟槽，以及以金属栅极置换第二伪栅极。在一实施例中，此方法包括提供基底，在基底之上形成界面层，在界面层之上形成高介电常数介电层，在高介电常数介电层之上形成蚀刻停止层，在蚀刻停止层之上形成包含低热预算硅层的覆盖层，在覆盖层之上形成伪栅极层，形成栅极结构，以及进行栅极置换工艺。

Description

集成电路元件的制造方法
技术领域
本发明涉及一种集成电路元件的制造方法，特别涉及一种集成电路元件的栅极置换工艺或方法。
背景技术
半导体集成电路工业的发展已经快速地成长，在集成电路发展的演进上，当几何尺寸亦即使用一工艺可以生产的最小元件或线减少的同时，机能密度例如每一芯片面积的内连线元件的数目通常也在增加，这种尺寸缩减的工艺通常可增加生产效能并降低相关成本而提供好处，然而这种尺寸缩减也会增加工艺及集成电路制造的复杂度，就目前所认知的先进技术而言，这种集成电路的工艺与制造的类似发展是必要的。
例如，在持续缩减的技术世代上，必须以金属栅极电极置换传统的多晶硅栅极电极，以改善元件效能。形成金属栅极结构，例如具有金属栅极电极的工艺称为后栅极(gate last)工艺，其最终的栅极堆叠于最后制造，此工艺可减少后续工艺包含高温工艺的数目，高温工艺必须在栅极结构形成之后进行。然而，在传统的制造过程中执行此特征与工艺有其困难，当栅极长度与元件之间的空间缩小时，这些问题会更加恶化，例如栅极置换工艺会遭受间隙填充问题，并且还需要一些方式去降低等效氧化层厚度。
因此，业界急需一种集成电路元件的制造方法，以克服上述问题。
发明内容
本发明提供一种集成电路元件的制造方法，在一实施例中，该方法包括提供基底，于基底之上形成包含第一伪栅极的栅极结构。从栅极结构移除第一伪栅极，以形成沟槽，并形成界面层、高介电常数介电层及覆盖层，以部分地填充该沟槽。在覆盖层之上可形成第二伪栅极，其中第二伪栅极填充该沟槽，第二伪栅极可以被金属栅极置换。可以理解的是，上述栅极结构并非限定于单一栅极结构，其可以包含多个栅极结构。
在一实施例中，集成电路元件的制造方法包括提供基底，在基底之上形成界面层，在界面层之上形成高介电常数介电层，在高介电常数介电层之上形成蚀刻停止层，在蚀刻停止层之上形成包含低热预算硅层的覆盖层，在覆盖层之上形成伪栅极层，形成栅极结构，以及进行栅极置换工艺。上述栅极置换工艺可包含以金属栅极置换至少伪栅极层与包含低热预算硅的覆盖层。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合所附图式，作详细说明如下。
附图说明
图1显示依据本发明的概念，集成电路元件的制造方法的流程图。
图2A-图2N显示依据图1的方法，在各个制造阶段中，集成电路元件的各实施例的剖面示意图。
图3显示依据本发明的概念，集成电路元件的制造方法的流程图。
图4A-图4G显示依据图3的方法，在各个制造阶段中，集成电路元件的各实施例的剖面示意图。
并且，上述附图中的附图标记说明如下：
100、300～方法；
102、104、106、108、110、112、114、116、118、120～方法100的流程区块；
200、400～半导体元件；    210、410～基底；
211A、411A～第一区；      211B、411B～第二区；
212、412～隔绝区；        220、230～栅极结构；
222、232、416～界面层；   224、234～第一伪栅极层；
226、236～密封层；        227、237、426～间隙壁衬层；
228、238、428～栅极间隙壁；242、243、430、431～轻掺杂源/漏极区(LDD)；
244、245、432、433～源/漏极区(S/D)；248、249、436、437～接点特征；
250、440～介电层；        252、418～高介电常数介电层；
254、422～覆盖层；        256～第二伪栅极层；
258、266～硬掩模层；      260、268～光致抗蚀剂层；
262、442～第一栅极层；    264、444～第一导电层；
270、443～第二栅极层；    272、445～第二导电层；
302、304、306、308、310、312、314～方法300的流程区块；
414A～P型阱区；           414B～N型阱区；
420～蚀刻停止层；         424～伪栅极层；
434～突起的S/D区。
具体实施方式
本发明涉及一种集成电路元件的制造方法，特别涉及一种集成电路元件的栅极置换工艺或方法。
可以理解的是，以下所提供的各种实施例用以说明本发明的各种特征的实施方式，以下所述的各种特殊实施例的元件及配置用以简化本发明的说明，其仅作为实施例，并非用以限定本发明。例如，以下所述的形成第一特征在第二特征上或之上，其中可包含第一特征与第二特征直接接触的实施例，也可以包含其他特征形成于第一特征与第二特征之间的实施例，使得第一特征与第二特征可以不直接接触。此外，以下所述的各实施例中出现的重复标号以及/或代号，用以简化说明或使描述清楚，并不代表各实施例以及/或各状态之间的关联。
请参阅图1、图2A-图2N、图3及图4A-图4G，其中的方法100、300及半导体元件200、400如下所述。半导体元件200、400显示集成电路或部分的集成电路，其可包括存储器(memory cell)以及/或逻辑电路。半导体元件200、400可包含无源元件，例如电阻器、电容器、电感器以及/或熔线(fuse)；以及有源元件，例如P-通道场效应晶体管(P-channel field effect transistors，简称PFETs)、N-通道场效应晶体管(NFETs)、金属氧化物半导体场效应晶体管(metal-oxide semiconductor field effect transistors，简称MOSFETs)、互补式金属氧化物半导体晶体管(CMOSs)、高压晶体管(high voltage transistors)以及/或高频晶体管(high frequency transistors)；其他合适的元件，以及/或前述的组合。可理解的是，对于方法的其他额外实施例而言，在方法100、300之前、之后及其中，可以提供额外的步骤，并且以下所述的一些步骤可以被置换或消除。进一步可以理解的是，对于半导体元件200、400的其他额外实施例而言，在半导体元件200、400中可以加入额外的特征，并且以下所述的一些特征可以被置换或消除。
在本发明的实施例中，半导体元件200、400由后栅极(gate last)工艺制造，另外，半导体元件200、400也可由前栅极(gate first)工艺或包含前栅极与后栅极工艺的复合工艺制造。在后栅极工艺中，首先形成伪多晶硅栅极(dummy poly gate)结构，然后伪多晶硅栅极结构可以被移除，并以金属栅极结构置换。在前栅极工艺中，首先形成金属栅极结构，接着可以进行CMOS的制造流程，以制造最终元件。在复合栅极工艺中，首先可形成元件的一种金属栅极结构，最后再形成元件的另一种金属栅极结构。另外，在一些实施例中，后栅极工艺、前栅极工艺或复合栅极工艺可形成包括多晶硅的栅极结构。
双伪栅极沉积法(double dummy gate deposition method)
图1显示在后栅极工艺中，半导体元件200的制造方法100的一实施例的流程图。图2A-图2N显示依据一实施例，在方法100的各工艺阶段中，部分或全部的半导体元件200的剖面示意图。传统的栅极置换工艺(gatereplacement process)使用单一伪栅极图案化法(single dummy gate patterningapproach)，当技术世代持续地缩减，特别是对于22nm及其以下的技术世代，栅极长度(Lg)持续的缩减且变得更小，可以发现到当栅极长度或栅极沟槽变得更小时，单一伪栅极图案化法会遭受间隙填充问题。单一伪栅极图案化法也包含单独的移除方法，以形成一个以上的元件，例如P型元件和N型元件，这通常会需要两个高介电常数介电层沉积工艺，其可能会造成不希望产生的问题。因此，方法100实施双伪栅极沉积法，此双伪栅极沉积法可避免或消除由小栅极沟槽或长度所引起的间隙填充问题，并且可提供单一的高介电常数介电层沉积工艺，其可以避免由目前的高介电常数介电层双沉积工艺所引起的问题。可以理解的是，不同的实施例可具有不同的优点，并且任何一个实施例没有特别需求的特定优点。
请参阅图1及图2A，方法100由流程区块102开始，首先提供基底210，其包含第一区211A与第二区211B，在此实施例中，基底210为包括硅的半导体基底，此外，基底210还包括元素半导体，其包含硅以及/或结晶的锗(germanium in crystal)；化合物半导体，其包含碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)以及/或锑化铟(indium antimonide)；合金半导体，其包含SiGe、GaAsP、AlInAs、A1GaAs、GaInAs、GaInP以及/或GaInAsP；或前述的组合。合金半导体基底可具有组成线性渐变(gradient)的SiGe特征，其中Si与Ge的组成在一个位置到另一位置，由一个比例变成另一比例，合金SiGe可以在硅基底之上形成，SiGe基底可以形变(strained)。另外，半导体基底可以是在绝缘层上的半导体(semiconductor on insulator，简称SOI)。在某些例子中，半导体基底可包含掺杂的外延层(doped epi layer)，在其他例子中，硅基底可包含多层化合物半导体结构。
基底210可包含各种掺杂的区域，例如p型阱或n型阱，其取决于设计需求。掺杂的区域以p型掺杂物、n型掺杂物或前述的组合掺杂，p型掺杂物例如为硼(boron)或BF2，n型掺杂物例如为磷(phosphorus)或砷(arsenic)。掺杂的区域可以直接在基底210上形成，形成P型阱结构、N型阱结构、双阱结构或突起(raised)的结构。半导体基底210还可包含各种有源区，例如N型金属氧化物半导体晶体管(NMOS)元件区域，以及P型金属氧化物半导体晶体管(PMOS)元件区域。在此实施例中，基底210包含用于PMOS元件的第一区211A以及用于NMOS元件的第二区211B。可以理解的是，半导体元件200可由CMOS的制造技术形成，并且在此某些工艺并未详述。
一示范的隔绝区212在基底210上形成，以隔绝基底210的各种区域，例如第一和第二区211A、211B，并且在此实施例中，隔绝区212隔绝NMOS与PMOS元件区域。隔绝区212使用的隔绝技术例如为区域硅氧化法(localoxidation of silicon，简称LOCOS)或浅沟槽隔绝区(shallow trench isolation，简称STI)，以定义并电性隔绝各第一和第二区211A、211B。在此实施例中，隔绝区212包含浅沟槽隔绝区(STI)，隔绝区212包括氧化硅、氮化硅、氮氧化硅、其他合适的材料、或前述的组合。隔绝区212可由任何合适的工艺形成，在一例子中，形成浅沟槽隔绝区(STI)的工艺包含光刻工艺，在基底内蚀刻形成沟槽(例如使用干蚀刻以及/或湿蚀刻)，以及用一种或一种以上的介电材料填充沟槽(例如使用化学气相沉积工艺)。在一些例子中，填充的沟槽可具有多层结构，例如以氮化硅或氧化硅填充热氧化衬层。
在基底210之上形成一个或一个以上的栅极结构，至少一栅极结构在基底的第一区211A之上形成，以及至少一栅极结构在基底的第二区211B之上形成。在此实施例中，第一栅极结构220在第一/PMOS区211A内形成，且第二栅极结构230在第二/NMOS区211B内形成。可以理解的是，在基底210的第一和第二区211A、211B之上可形成多个栅极结构，可用任何合适的工艺形成栅极结构220、230。例如，栅极结构的形成程序包含沉积、光刻图案化以及蚀刻工艺。沉积工艺包含化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、高密度等离子体化学气相沉积法(HDPCVD)、金属有机化学气相沉积法(MOCVD)、遥控等离子体化学气相沉积法(RPCVD)、等离子体增强型化学气相沉积法(PECVD)、电镀法、其他合适的方法，以及/或前述的组合。光刻图案化工艺包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光罩对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的方法，以及/或前述的组合。另外，上述光刻曝光工艺可用其他适当的方法实施或置换，例如无光罩光刻技术、电子束写入(electron-beam writing)及离子束写入法。蚀刻工艺包含干蚀刻、湿蚀刻、以及/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也包含纯化学(湿蚀刻)、纯物理(离子铣削法(ion milling))、以及/或前述的组合。可以理解的是，可使用相同的工艺步骤与工艺材料同时地形成栅极结构，使用不同的工艺步骤与工艺材料各自独立地形成栅极结构，或使用同步与独立的工艺步骤及工艺材料的组合形成栅极结构。
在此实施例中，栅极结构220、230包括具有界面层(interfacial layer)222、232及第一伪栅极层224、234的栅极堆叠(gate stack)，栅极堆叠可由任何适合的工艺形成，包含在此所述的工艺。在一例子中，在基底210之上沉积界面层与第一伪栅极层，然后，在第一伪栅极层之上以合适的工艺形成光致抗蚀剂层，例如旋转涂布法，并将光致抗蚀剂图案化，形成图案化光致抗蚀剂特征。然后，可用干蚀刻法将光致抗蚀剂的图案转移至其下方层(例如界面层与第一伪栅极层)，形成如图2A所示的包括界面层222、232及伪栅极层224、234的栅极堆叠。之后，可以剥除光致抗蚀剂层。在另一例子中，于第一伪栅极层之上形成硬掩模层，于硬掩模层上形成图案化光致抗蚀剂层，将光致抗蚀剂层的图案转移至硬掩模层，然后再转移至第一伪栅极层与界面层，形成栅极结构220、230的栅极堆叠。可以理解的是，上述例子并非用以限定形成栅极堆叠可使用的工艺步骤，进一步可理解的是，栅极结构220、230的栅极堆叠可包括额外的其他层。例如，栅极结构220、230可包括界面层、覆盖层、扩散阻障层、导电层、其他合适的层，以及/或前述的组合。再者，半导体元件200可包含一层或一层以上的抗反射涂层(例如顶部抗反射涂层以及/或底部抗反射涂层)。
界面层222、232在基底210之上形成，可用任何适合的工艺形成任何适当厚度的界面层222、232，例如界面层222、232可包含氧化硅层(例如热氧化层或化学氧化层)，其厚度范围约在10埃
Figure G2010100037737D00071
至35埃
Figure G2010100037737D00072
之间。另外，界面层222、232可包括氮氧化硅(SiON)。在一例子中，于界面层222、232生成在基底210上之前，可进行终站栅极氧化前清洗(last pre-gate clean)(例如使用HF溶液)及UV工艺。
可在界面层222、232之上用任何适合的工艺形成任何适当厚度的第一伪栅极层224、234，第一伪栅极层224、234可包括多层材料层，在此实施例中，第一伪栅极层224、234包括多晶硅。半导体元件200还可包含形成于第一伪栅极层224、234之上的硬掩模层(未绘出)，硬掩模层可包含氮化硅、氮氧化硅、碳化硅，以及/或其他适合的介电材料，并且可使用任何适合的方法，例如CVD、PVD或溅镀法形成。
可在栅极结构220、230的栅极堆叠的侧壁上形成密封层226、236，在此实施例中，密封层226、236在界面层222、232与第一伪栅极层224、234的侧壁上形成，密封层226、236包含介电材料，例如氮化硅、氮氧化硅、碳化硅、其他适合的介电材料，以及/或前述的组合。密封层226、236可包含单一层或多层型态，值得注意的是，密封层226、236可在后续工艺中保护栅极结构220、230的栅极堆叠，避免其受到伤害或损失，并且也可在后续工艺中避免其氧化，可用任何适合的工艺形成任何适当厚度的密封层226、236。
可在栅极堆叠的侧壁上进一步形成间隙壁，例如可形成间隙壁衬层227、237及栅极间隙壁228、238，可用任何适合的工艺形成任何适当厚度的间隙壁衬层227、237与栅极间隙壁228、238。间隙壁衬层227、237可包括氧化物材料(例如氧化硅)，并且栅极间隙壁228、238设置于栅极结构220、230的每一侧，可包括氮化物材料(例如氮化硅)。在各种例子中，栅极间隙壁228、238包括介电材料，例如氮化硅、氮氧化硅、碳化硅、其他适合的材料，以及/或前述的组合。栅极间隙壁228、238可用来调整补偿(offset)后续形成的掺杂区，例如重掺杂的源/漏极区。
可在基底210内形成各种掺杂区，各种掺杂区例如包括轻掺杂的源/漏极区(LDD)242、243，以及源/漏极区(S/D)244、245(也称为重掺杂的源/漏极区)。LDD区242、243与S/D区244、245可由一种或一种以上的离子注入、光刻、扩散以及/或其他合适的工艺形成。掺杂的物种可取决于制造的元件种类，例如NMOS或PMOS元件。例如，LDD区242、243与S/D区244、245可用p型掺杂物、n型掺杂物以及/或前述的组合掺杂，p型掺杂物例如为硼或BF2，n型掺杂物例如为磷或砷。LDD区242、243与S/D区244、245可包括各种掺杂轮廓，可以理解的是，LDD区可在栅极间隙壁228、238形成之前形成，并且在一个或一个以上的注入工艺后，LDD区可对准密封层226、236的外侧边缘。另外，可进行一个或一个以上的退火工艺以活化LDD区242、243以及/或S/D区244、245，退火工艺包括快速加热退火(RTA)以及/或激光退火工艺。值得注意的是，在后续退火工艺中(例如活化工艺)，LDD区242、243的掺杂物可能会朝向栅极堆叠，包括高介电常数介电层222、232及伪栅极层224、234的侧壁扩散，以致于每个LDD区242、243的一部分可能会延伸至一部分的密封层226、236底下。在一个或一个以上的注入工艺后，S/D区244、245可对准栅极间隙壁228、238的外侧边缘。
掺杂区可直接在半导体基底内形成，形成P型阱结构、N型阱结构、双阱结构或突起的结构，在一些例子中，S/D区244、245包含突起的S/D区，其可由一个或一个以上的外延工艺形成，使得SiGe特征可在基底210内以结晶状态形成。外延工艺包含化学气相沉积法(例如气相外延(VPE)以及/或超高真空化学气相沉积法(UHV-CVD))、分子束外延以及/或其他合适的工艺。外延工艺可使用气态以及/或液态前驱物，其与基底210的组成(例如硅)反应，因此，可以在第一或第二区211A、211B达到形变的通道(strained channel)，其取决于元件的形态，以增加载子移动率并提升元件效能。
可形成一个或一个以上的接点特征248、249，例如硅化物区，接点特征248、249耦接至S/D区244、245。接点特征248、249包括硅化物材料，例如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适合的材料，以及/或前述的组合。接点特征248、249可由任何合适的工艺形成，包括在此所述的工艺，在此实施例中，接点特征248、249可由硅化(salicide)(自我对准硅化(self-aligned silicide))工艺形成。例如，在基底之上，包含在基底(例如硅区域)以及/或掺杂区之上沉积金属材料，于沉积工艺之后，在沉积的金属材料与硅区域之间持续进行硅化工艺的反应，此反应在高温下进行，高温的选择基于特定的金属材料或其他材料而定，此步骤亦称为退火，其可以是快速加热退火步骤(RTP)。之后，未反应的金属材料被移除，反应的硅化物则可能需要额外的加热工艺，以降低硅化物的电阻值。
在基底210之上沉积介电层250，例如层间介电层(ILD)，介电层250包括任何适合的介电材料，包含四乙氧基硅烷(TEOS)氧化物、氧化硅(siliconoxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、氧化铪(hafniumoxide)、氧化锆(zirconium oxide)、氧化钛(titanium oxide)、氧化铝(aluminumoxide)、二氧化铪-氧化铝合金(hafnium dioxide-alumina(HfO2-Al2O3)alloy)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、其他适合的介电材料，以及/或前述的组合。另外，介电层250还包括低介电常数介电材料，例如掺氟硅玻璃(fluorinated silica glass，简称FSG)、掺碳氧化硅(carbon doped silicon oxide)、黑钻石(black diamond)(制造商为圣克拉拉(美国加州)的应用材料公司)(Applied Materials of Santa Clara，California)、溶胶凝胶(xerogel)、气胶体(aerogel)、非晶系氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、二苯并环丁烯(bis-benzocyclobutenes，简称BCB)、低介电常数材料SiLK(制造商为美国密西根州中部的陶氏化学公司)(Dow Chemical，Midland，Michigan)、聚亚酰胺(polyimide)、其他适合的材料，以及/或前述的组合。可由任何适合的工艺形成任何适当厚度的介电层250，例如化学气相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅镀法、以及/或其他适合的方法。介电层250可进一步包含多层结构，其包括多种介电材料，可以理解的是，可在介电层250上方以及/或下方形成额外的其他层。
参阅图1及图2B，在区块104，于第一及第二区的栅极结构移除第一伪栅极层，由此在栅极结构中形成开口。例如，以任何适合的工艺从栅极结构220、230中移除第一伪栅极层224、234。界面层222、232也可以独自地移除或者与第一伪栅极层224、234一起被移除，移除第一伪栅极层224、234(及界面层222、232)可包含一个或一个以上的蚀刻工艺，其包含湿蚀刻工艺、干蚀刻工艺或前述的组合，移除的界面层222、232与第一伪栅极层224、234在栅极结构220、230中形成开口(或沟槽)。
在区块106，如图2C及图2D所示，在基底210之上以及/或栅极结构220、230的开口之上形成高介电常数介电层252与覆盖层254。特别的是，高介电常数介电层252与覆盖层254部分地填充在第一与第二区211A、211B的栅极结构220、230的开口中。在半导体基底210与高介电常数介电层252之间可形成界面层，例如在形成厚度范围约在
Figure G2010100037737D00101
至
Figure G2010100037737D00102
的高介电常数介电层252之前，可在基底210上形成包含薄的氧化硅层的界面层，此薄的氧化硅层可由原子层沉积法(ALD)或热氧化工艺形成，可以理解的是，此界面层可与上述的界面层222、232相似。
可由任何适合的工艺形成任何适当厚度的高介电常数介电层252，例如可利用原子层沉积法(ALD)形成厚度范围约在
Figure G2010100037737D00103
至
Figure G2010100037737D00104
的高介电常数介电层252，高介电常数介电层252包括高介电常数介电材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他适合的高介电常数介电材料、以及/或前述的组合。如上所述，方法100提供一种单一的高介电常数介电层形成工艺，其可以改善或消除在传统工艺中由双高介电常数介电材料沉积工艺所引起的问题。
可由任何适合的工艺形成任何适当厚度的覆盖层254，例如可利用原子层沉积法(ALD)或物理气相沉积法(PVD)形成厚度范围约在
Figure G2010100037737D00105
至
Figure G2010100037737D00106
的覆盖层254，覆盖层254包括钛(titanium)、氮化钛(titanium nitride)、钽(tantalum)、氮化钽(tantalum nitride)、其他适合的材料，以及/或前述的组合。在此实施例中，覆盖层254包括氮化钛(TiN)。
在区块108，参阅图2E及图2F，在基底之上可用任何适合的工艺形成任何适当厚度的第二伪栅极层，例如在基底210(与覆盖层254)之上形成第二伪栅极层256，以填充在栅极结构220、230中的剩余开口(沟槽)，在此实施例中，第二伪栅极层256包括以CVD或PVD工艺沉积的多晶硅，沉积第二伪栅极层256的温度比第一伪栅极层224、234的温度低，第二伪栅极层256可包括多种材料层，第二伪栅极层256可与第一伪栅极层224、234相似，在沉积第二伪栅极层256之后，可进行一个或一个以上的化学机械研磨(CMP)工艺，例如直到到达覆盖层254为止，如图2F所示。可以理解的是，第二伪栅极层256可包括其他适合的材料。
参阅图2G至图2N，在区块110、112、114、116、118及120进行栅极置换工艺。更特别的是，金属栅极可置换栅极结构220、230的伪多晶硅栅极，例如以栅极层置换伪栅极层256。金属栅极可包括一层或一层以上，以及/或一种或一种以上的材料。可由传统的光刻与图案化工艺形成图案化层，以覆盖或保护基底的一区域，其中当另一区例如第二区211B被保护时，在一区域例如第一区211A的栅极结构形成具有第一功函数的栅极，反之亦然。参阅图2G至图2K，在区块110、112及114，形成具有第一功函数的栅极结构。参阅图2L至图2N，在区块116、118及120，形成具有第二功函数的栅极结构。
在区块110，于第一区的栅极结构中移除第二伪栅极层，由此形成第一开口(沟槽)。参阅图2G及图2H，从第一/PMOS区211A的栅极结构220中移除第二伪栅极层256，形成第一开口(沟槽)，在第二/NMOS区211B的栅极结构230之上形成图案化层，包含硬掩模层258与光致抗蚀剂层260，以在后续工艺中保护栅极结构230。图案化层可由传统的光刻与图案化工艺形成，例如在此所述的工艺。硬掩模层258包括任何合适的材料，例如氮化硅、SiON、SiC、SiOC、旋转涂布玻璃(spin-on glass，简称SOG)、低介电常数膜(low-k film)、四乙氧基硅烷(tetraethylorthosilicate，简称TEOS)、等离子体增强型化学气相沉积氧化物(plasma enhanced CVD oxide，简称PE-oxide)、高深宽比填沟技术形成的氧化物(high-aspect-ratio-process(HARP)formed
oxide)或其他合适的材料。硬掩模层258包含任何适当的厚度，在一例子中，硬掩模层258包含厚度范围约在
Figure G2010100037737D00111
至的等离子体增强型化学气相沉积氧化物或氮化钛(TiN)。光致抗蚀剂层260包括任何合适的材料，且包含正型或负型光致抗蚀剂材料，示范性的光致抗蚀剂层260包含化学放大型(chemical amplifying，简称CA)光致抗蚀剂层。
然后，以任何合适的工艺从第一/PMOS区211A的栅极结构220中移除第二伪栅极层256，形成第一开口(沟槽)，第一开口(沟槽)可由一种或一种以上的干蚀刻工艺、湿蚀刻工艺、以及/或前述的组合形成。蚀刻工艺可包含多种蚀刻步骤，以蚀刻各种材料层。例如，干蚀刻工艺可使用含氟的等离子体(如含有CF4的蚀刻气体)。在另一例子中，第二伪栅极层256被选择性地蚀刻移除。接着，可用剥离、灰化或蚀刻工艺移除图案化层，可以理解的是，可使用相同或不同的工艺从第二伪栅极层256同时或独立地移除图案化硬掩模层258与光致抗蚀剂层260。
在区块112及114，于第一区形成金属栅极，金属栅极可包括功函数材料及额外的导电层。参阅图2I，在区块112，以任何合适的工艺在基底210之上形成任何适当厚度的第一栅极层262，部分地填充第一开口(沟槽)。第一栅极层262可包括功函数层，功函数层包含任何合适的材料，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适合的材料、以及/或前述的组合。用于NMOS元件的示范性的功函数层包含氮化钽(tantalum nitride)、钛铝(titanium aluminum)、氮化钛铝(titanium aluminum nitride)或前述的组合；且用于PMOS元件的示范性的功函数层包含钨、氮化钛、氮化钨或前述的组合。在此实施例中，第一栅极层262包含以ALD或PVD工艺形成的厚度范围约在
Figure G2010100037737D00121
至
Figure G2010100037737D00122
的p型功函数材料，如TiN、W或WN。
在区块114，如图2J所示，在第一栅极层262之上形成第一导电层264，其大抵上填充第一开口剩余的部分。第一导电层264包含任何合适的材料，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适合的材料、以及/或前述的组合。在此实施例中，第一导电层264包括铝。可由任何合适的工艺形成任何适当厚度的第一导电层264，例如以ALD或PVD工艺形成。接着，可进行一个或一个以上的化学机械研磨(CMP)工艺以平坦化第一导电层264。如图2K及图2J所示，可进行CMP工艺直至到达覆盖层254为止，以在栅极结构220形成具有第一功函数的金属栅极。
在区块116，从第二区的栅极结构移除第二伪栅极层，由此形成第二开口(沟槽)。参阅图2L及图2M，从第二/NMOS区211B的栅极结构230中移除第二伪栅极层256，形成第二开口(沟槽)，在第一/PMOS区211A的栅极结构220之上形成图案化层，包含硬掩模层266与光致抗蚀剂层268，以在后续工艺中保护栅极结构220。图案化层可由传统的光刻与图案化工艺形成，例如在此所述的工艺。硬掩模层266包括任何合适的材料，例如氮化硅、SiON、SiC、SiOC、旋转涂布玻璃(SOG)、低介电常数膜、四乙氧基硅烷(TEOS)、等离子体增强型化学气相沉积氧化物(PE-oxide)、高深宽比填沟技术形成的氧化物或其他合适的材料。硬掩模层266包含任何适当的厚度，在一例子中，硬掩模层266包含厚度范围约在
Figure G2010100037737D00131
至
Figure G2010100037737D00132
的等离子体增强型化学气相沉积氧化物或氮化钛(TiN)。光致抗蚀剂层268包括任何合适的材料，且包含正型或负型光致抗蚀剂材料，示范性的光致抗蚀剂层268包含化学放大型(CA)光致抗蚀剂层。
然后，以任何合适的工艺从第二/NMOS区211B的栅极结构230中移除第二伪栅极层256，形成第二开口(沟槽)。第二开口(沟槽)可由一种或一种以上的干蚀刻工艺、湿蚀刻工艺、以及/或前述的组合形成。蚀刻工艺可包含多种蚀刻步骤，以蚀刻各种材料层。例如，干蚀刻工艺可使用含氟的等离子体(如含有CF4的蚀刻气体)。在另一例子中，第二伪栅极层256被选择性地蚀刻移除。接着，可用剥离、灰化或蚀刻工艺移除图案化层。可以理解的是，可使用相同或不同的工艺从第二伪栅极层256同时或独立地移除图案化硬掩模层266与光致抗蚀剂层268。
参阅图2N，在区块118及120，于第二区形成金属栅极，金属栅极可包括功函数材料及导电层。在区块118，以任何合适的工艺在基底210之上形成任何适当厚度的第二栅极层270，部分地填充第二开口(沟槽)。第二栅极层270可包括功函数层，功函数层包含任何合适的材料，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适合的材料、以及/或前述的组合。用于NMOS元件的示范性的功函数层包含氮化钽、钛铝、氮化钛铝或前述的组合；且用于PMOS元件的示范性的功函数层包含钨、氮化钛、氮化钨或前述的组合。在此实施例中，第二栅极层270包含以ALD或PVD工艺形成的厚度范围约在至
Figure G2010100037737D00134
的n型功函数材料，如TiAl或TiAlN。
在区块120，如图2N所示，在第二栅极层270之上形成第二导电层272，其大抵上填充第二开口剩余的部分。第二导电层272包含任何合适的材料，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适合的材料、以及/或前述的组合。在此实施例中，第二导电层272包括铝。可由任何合适的工艺形成任何适当厚度的第二导电层272，例如以ALD或PVD工艺形成。接着，可进行一个或一个以上的化学机械研磨(CMP)工艺以平坦化第二导电层272，CMP工艺可进一步平坦化半导体元件200。
可以理解的是，可以用任何顺序形成n型金属与p型金属结构，此外，在第一/PMOS元件区211A与第二/NMOS元件区211B的金属栅极结构形成期间，可进行N/P图案化，将一种元件与另一种元件分离，反之亦然。金属栅极还可包括衬层、功函数层、填充层、其他适合的层以及/或前述的组合。可以理解的是，半导体元件200可接受CMOS或MOS制造技术以外的工艺，以形成习知的各种特征。后续可在基底210上形成各种接点/导通孔/导线，以及多层内连线特征例如金属层与层间介电层，以与半导体元件200的结构或各种特征连接。额外的特征可提供与包含金属栅极结构的元件的电性内连接。例如，多层内连接包含垂直的内连线如传统的导通孔或接点，以及水平的内连线如金属线。可使用各种导电材料实施各种内连线特征，例如铜、钨以及/或硅化物。在一例子中，可使用镶嵌或双镶嵌工艺形成铜相关的多层内连线结构。
综上所述，本发明的实施例提供一栅极置换工艺，此栅极置换工艺实施一双伪栅极沉积工艺，其可以对付在传统工艺中发现的问题，例如当栅极长度变小时，可避免间隙填充问题；以及提供单一的高介电常数介电层沉积工艺。其可提供第一伪栅极与第二伪栅极，以制造半导体元件200，在一例子中，该方法包括移除第一伪栅极以形成第一沟槽；在第一沟槽内形成高介电常数介电层、覆盖层以及/或第二伪栅极；在第一区移除第二伪栅极以形成第二沟槽；在第二沟槽内形成第一栅极；在第二区移除第二伪栅极以形成第三沟槽；以及在第三沟槽内形成第二栅极，所形成的半导体元件可包括多个NMOS与PMOS元件。
低热预算硅覆盖层法(low thermal budget silicon capping layer method)
图3显示在后栅极工艺中，半导体元件400的制造方法300的一实施例的流程图。图4A-图4G显示依据一实施例，在方法300的各制造阶段中，部分或全部的半导体元件400的剖面示意图。传统的栅极置换工艺致力于降低集成电路元件中的等效氧化层厚度(equivalent oxide thickness，简称EOT)，在这些集成电路元件，特别是对高介电常数/金属栅极元件而言，其最终制造的元件中，界面层的厚度占等效氧化层厚度的大部分，因此，降低界面层的厚度可改善EOT尺寸。
界面层的最初厚度可使用预清洁工艺轻易地降低，例如使用稀释的HF(DHF)浸泡工艺。然而，界面层最终的厚度取决于热预算，其最初的厚度并非必要的因素。例如，在高热预算工艺期间(如源/漏极的退火工艺)，从基底产生的氧转移会造成界面层的再生长，这对于最终元件的EOT会造成不利的影响。方法400在高介电常数介电层/界面层上导入蚀刻停止层与低热预算硅的覆盖层，蚀刻停止层可在后续高热预算工艺中，使得界面层从基底吸收的氧含量最小化，且蚀刻停止层实质上从界面层吸收氧，以促进EOT的降低，低热预算硅的覆盖层则有助于控制蚀刻停止层中的氧含量。蚀刻停止层与低热预算硅的覆盖层的实施几乎不会影响目前的栅极置换工艺的流程，且可以明显地降低EOT。可以理解的是，不同的实施例可具有不同的优点，并且任何一个实施例没有特别需求的特定优点。
请参阅图1及图4A，方法300由流程区块302开始，首先提供基底410，其包含第一区411A及第二区411B，在此实施例中，基底410为包括硅的半导体基底，此外，基底410还可包括元素半导体，其包含硅以及/或结晶的锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟以及/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及/或GaInAsP；或者前述的组合。合金半导体基底可具有组成线性渐变(gradient)的SiGe特征，其中Si与Ge的组成在一个位置到另一位置，由一个比例变成另一比例，合金SiGe可以在硅基底之上形成，SiGe基底可以形变(strained)。另外，半导体基底可以是在绝缘层上的半导体(SOI)。在某些例子中，半导体基底可包含掺杂的外延层；在其他例子中，硅基底可包含多层化合物半导体结构。
一示范的隔绝区412在基底41O上形成，以隔绝基底410的各种区域，例如第一和第二区411A、411B，并且在此实施例中，隔绝区412隔绝NMOS与PMOS元件区域。隔绝区412使用的隔绝技术例如为区域硅氧化法(LOCOS)或浅沟槽隔绝区(STI)，以定义并电性隔绝各第一和第二区411A、411B。在此实施例中，隔绝区412包含浅沟槽隔绝区(STI)，隔绝区412包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或前述的组合。隔绝区412可由任何合适的工艺形成，在一例子中，形成浅沟槽隔绝区(STI)的工艺包含光刻工艺、在基底内蚀刻形成沟槽(例如使用干蚀刻以及/或湿蚀刻)，以及用一种或一种以上的介电材料填充沟槽(例如使用化学气相沉积工艺)。在一些例子中，填充的沟槽可具有多层结构，例如以氮化硅或氧化硅填充热氧化衬层。
基底410可包含各种掺杂的区域，例如p型阱或n型阱，其取决于设计需求。掺杂的区域可用p型掺杂物以及/或n型掺杂物掺杂，p型掺杂物例如为硼或BF2，n型掺杂物例如为磷或砷。掺杂的区域可以直接在基底410上形成，形成P型阱结构、N型阱结构、双阱结构或突起的结构。半导体基底410还可包含各种有源区，例如N型金属氧化物半导体晶体管(NMOS)元件区，以及P型金属氧化物半导体晶体管(PMOS)元件区。在此实施例中，基底410包含用于NMOS元件的第一区411A以及用于PMOS元件的第二区411B。特别的是，第一区411A包含P型阱区414A，且第二区411B包含N型阱区414B。可以理解的是，半导体元件400可由CMOS的制造技术形成，因此某些工艺在此并未详述。
在区块304，于基底410之上形成材料层，此材料层包含一种或一种以上的材料层，包括任何合适的材料与厚度。例如，材料层包含界面层416与高介电常数介电层418，材料层可由任何合适的工艺形成，包含化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、高密度等离子体化学气相沉积法(HDPCVD)、金属有机化学气相沉积法(MOCVD)、遥控等离子体CVD(RPCVD)、等离子体增强型化学气相沉积法(PECVD)、电镀法、其他合适的方法，以及/或前述的组合。
材料层包含界面层416与高介电常数介电层418，可由任何适合的工艺在基底410之上形成任何适当的厚度，例如，界面层416可包含生长的氧化硅层(grown silicon oxide layer)，例如热氧化层(thermal oxide)或化学氧化层(chemical oxide)，此外，界面层416可包括氮氧化硅(SiON)。在一例子中，在基底410上生成界面层416之前，可进行终站栅极氧化前清洗(last pre-gateclean)，例如使用HF溶液及UV工艺。高介电常数介电层418包括高介电常数介电材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他合适的高介电常数介电材料，以及/或前述的组合。
在区块306，于基底410之上形成蚀刻停止层420，蚀刻停止层420也在界面层416与高介电常数介电层418之上形成。蚀刻停止层420包括钛、氮化钛、钽、氮化钽、其他合适的材料，以及/或前述的组合。在此实施例中，蚀刻停止层420包括氮化钛(TiN)。如上所述，蚀刻停止层420在后续高热预算工艺中，使得界面层416从基底吸收的氧含量最小化，且蚀刻停止层420从界面层416吸收氧，以促进EOT的降低。
此外，如上所述，蚀刻停止层420具有控制氧含量的优点。因此，在此实施例中，于区块308，在基底410之上形成覆盖层422，覆盖层422也在蚀刻停止层420与包含界面层416与高介电常数介电层418的材料层之上形成。覆盖层422包括低热预算硅层，例如以物理气相沉积(PVD)工艺沉积的硅层，含有低热预算硅层的覆盖层422可控制蚀刻停止层420的氧含量，其还可预防界面层416在后续工艺中生长，且还可降低等效氧化层厚度。
在区块310，于基底410之上形成伪栅极层424，伪栅极层424还可在覆盖层422、蚀刻停止层420以及包含界面层416与高介电常数介电层418的材料层之上形成。可用任何适合的工艺形成任何适当厚度的伪栅极层424，伪栅极层424包括任何合适的材料，在此实施例中，伪栅极层424包括由低压化学气相沉积(CVD)工艺形成的硅层，且伪栅极层424可包括多种材料层。
参阅图3及图4B-图4C，在区块312，在基底410之上形成第一栅极结构与第二栅极结构，在基底的第一区411A之上形成至少一栅极结构，且在基底的第二区411B之上形成至少一栅极结构。在此实施例中，第一栅极结构在第一/NMOS区411A内形成，且第二栅极结构在第二/PMOS区411B内形成。上述栅极结构可用任何适合的工艺形成，例如，形成栅极结构的程序包含沉积、光刻图案化以及蚀刻工艺。沉积工艺包含化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、高密度等离子体化学气相沉积法(HDPCVD)、金属有机CVD(MOCVD)、遥控等离子体化学气相沉积法(RPCVD)、等离子体增强型化学气相沉积法(PECVD)、电镀法、其他合适的方法，以及/或前述的组合。光刻图案化工艺包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光罩对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的方法，以及/或前述的组合。另外，上述光刻曝光工艺可用其他适当的方法实施或置换，例如无光罩光刻技术、电子束写入(electron-beam writing)及离子束写入法。蚀刻工艺包含干蚀刻、湿蚀刻、以及/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学(湿蚀刻)、纯物理(离子铣削法)、以及/或前述的组合。可以理解的是，可使用相同的工艺步骤与工艺材料同时地形成栅极结构，使用不同的工艺步骤与工艺材料各自独立地形成栅极结构，或者使用同步与独立的工艺步骤与工艺材料的组合形成栅极结构。
在此实施例中，栅极堆叠包括以任何合适的工艺，包含在此所述的工艺，所形成的界面层416、高介电常数介电层418、蚀刻停止层420、覆盖层422以及伪栅极层424。例如，在伪栅极层之上以合适的工艺例如旋转涂布法形成光致抗蚀剂层，并将光致抗蚀剂图案化形成图案化的光致抗蚀剂特征。然后，可用干蚀刻法将光致抗蚀剂的图案转移至其下方层(例如界面层416、高介电常数介电层418、蚀刻停止层420、覆盖层422以及伪栅极层424)，形成如图4B所示的栅极堆叠。之后，可以将光致抗蚀剂层剥除。在另一例子中，于伪栅极层之上形成硬掩模层，于硬掩模层上形成图案化光致抗蚀剂层，将光致抗蚀剂层的图案转移至硬掩模层，然后再转移至伪栅极层424与其下方层(界面层416、高介电常数介电层418、蚀刻停止层420与覆盖层422)，形成栅极结构的栅极堆叠。可以理解的是，上述例子并非用以限定形成栅极堆叠可使用的工艺步骤，进一步可理解的是，栅极结构的栅极堆叠可包括额外的其他层。例如，栅极结构可包括界面层、覆盖层、扩散阻障层、导电层、其他合适的层，以及/或前述的组合。再者，半导体元件400可包含一层或一层以上的抗反射涂层(例如顶部抗反射涂层以及/或底部抗反射涂层)。
后续可在栅极结构形成如图4C所示的额外特征，例如，可在栅极堆叠的侧壁上进一步形成间隙壁，在此实施例中形成间隙壁衬层426与栅极间隙壁428。可用任何适合的工艺形成任何适当厚度的间隙壁衬层426与栅极间隙壁428，间隙壁衬层426可包括氧化物材料(例如氧化硅)，且栅极间隙壁428设置于栅极堆叠的每一侧，可包括氮化物材料(例如氮化硅)。在各种例子中，栅极间隙壁428可包括介电材料，例如氮化硅、碳化硅、氮氧化硅、其他适合的材料，以及/或前述的组合。栅极间隙壁428可用来调整补偿(offset)后续形成的掺杂区，例如重掺杂的源/漏极区。栅极结构还可包含密封层以及任何其他合适的特征。
可在基底410内形成各种掺杂区，在此实施例中，各种掺杂区包括轻掺杂的源/漏极区(LDD)430、431，以及源/漏极区(S/D)432、433(也称为重掺杂的源/漏极区)。LDD区430、431与S/D区432、433可由一种或一种以上的离子注入工艺、光刻、扩散以及/或其他合适的工艺形成。掺杂的物种可取决于所制造的元件种类，如NMOS或PMOS元件。例如，在第一/NMOS区411A的LDD区430与S/D区432可用n型掺杂物，例如磷或砷掺杂；且在第二/PMOS区411B的LDD区431与S/D区433可用p型掺杂物，例如硼或BF2掺杂，LDD区430、431与S/D区432、433可包括各种掺杂轮廓。可以理解的是，可在形成栅极间隙壁428之前形成LDD区。另外，可进行一个或一个以上的退火工艺活化LDD区430、431以及/或S/D区432、433，退火工艺包括快速加热退火(RTA)以及/或激光退火工艺。在一个或一个以上的注入工艺后，S/D区432、433可对准栅极间隙壁428的外侧边缘。
掺杂区可直接在半导体基底内形成，形成P型阱结构、N型阱结构、双阱结构或突起(raised)的结构。S/D区432、433可包含突起的S/D区，其可由一个或一个以上的外延工艺形成，使得SiGe特征在基底410内以结晶状态形成。例如，在此实施例中，在第二区411B，S/D区433还包含突起的S/D区434。外延工艺包含化学气相沉积(CVD)工艺，例如气相外延(VPE)以及/或超高真空化学气相沉积(UHV-CVD)、分子束外延、以及/或其他合适的工艺。外延工艺可使用气态以及/或液态前驱物，其与基底410的组成(例如硅)反应，因此，取决于元件形态，可以在第一或第二区411A、411B达到形变的通道(strained channel)，以增加载子移动率并提升元件效能。
如上所述，界面层416最终的厚度取决于后续的热预算工艺，通常，高热预算工艺例如S/D的退火工艺会造成界面层416的再生长，其会导致较厚的界面层416，并增加EOT。在此实施例中，在这些工艺(以及如下所述后续的栅极置换工艺)期间，低热预算硅的覆盖层422可控制蚀刻停止层420的氧含量，且蚀刻停止层420会从界面层416吸收氧，最终会降低界面层416的厚度及EOT的规格。
此外，也可形成一个或一个以上的接点特征436、437，例如硅化物区，接点特征436、437耦接至S/D区432、433。接点特征436、437包括硅化物材料，例如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适合的材料，以及/或前述的组合。接点特征436、437可由任何合适的工艺形成，包括在此所述的工艺，例如，接点特征436、437可由硅化(自我对准硅化)工艺形成。在基底之上，包含在基底(例如硅区域)以及/或掺杂区之上沉积金属材料，于沉积工艺之后，沉积的金属材料与硅区域之间可持续进行硅化工艺的反应，此反应在高温下进行，此高温的选择基于特定的金属材料或其他材料而定，此步骤亦称为退火，其可以是快速加热退火步骤(RTP)。之后，未反应的金属材料被移除，反应的硅化物则可能需要额外的加热工艺，以降低硅化物的电阻值。
在基底410之上沉积介电层440，例如层间介电层(ILD)，介电层440包括任何适合的介电材料，包含四乙氧基硅烷(TEOS)氧化物、氧化硅、氮化硅、氮氧化硅、氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、其他适合的介电材料，以及/或前述的组合。另外，介电层440包括低介电常数介电材料、例如掺氟硅玻璃(FSG)、掺碳氧化硅、黑钴石(制造商为圣克拉拉(美国加州)的应用材料公司)、溶胶凝胶(xerogel)、气胶体(aerogel)、非晶系氟化碳(amorphous fluorinatedcarbon)、聚对二甲苯(parylene)、二苯并环丁烯(BCB)、低介电常数介电材料SiLK(制造商为美国密西根州中部的陶氏化学公司)、聚亚酰胺(polyimide)、其他适合的材料，以及/或前述的组合。介电层440还可包含多层结构，其包括多种介电材料。可由任何适合的工艺形成任何适当厚度的介电层440，包含化学气相沉积法(CVD)、高密度等离子体化学气相沉积法、旋转涂布法、溅镀法、以及/或其他适合的方法。在沉积介电层440之后，可进行一个或一个以上的化学机械研磨(CMP)工艺。可以理解的是，在介电层440上方以及/或下方也可以形成额外的其他层。
参阅图4D至图4G，在区块314进行栅极置换工艺，更特别的是，金属栅极可置换栅极结构的伪多晶硅栅极，例如以栅极层置换伪栅极层424。第一金属栅极在第一栅极结构形成，且第二金属栅极在第二栅极结构形成，第一与第二金属栅极可用任何合适的工艺形成。例如，如图4D与图4F所示，第一栅极结构与第二栅极结构的一部分被移除，由此在栅极结构形成开口(沟槽)。例如，以任何合适的工艺从栅极结构移除伪栅极层424与覆盖层422，在一例子中，移除伪栅极层424与覆盖层422的工艺包含一种或一种以上的蚀刻工艺，其包含湿蚀刻、于蚀刻工艺或前述的组合。另一例子包含在半导体元件400之上形成光致抗蚀剂层，用传统的光刻工艺将光致抗蚀剂层图案化，以及用光致抗蚀剂层的图案蚀刻伪栅极层424与覆盖层422。接着，可将光致抗蚀剂层移除。可以理解的是，伪栅极层424与覆盖层422可以同时或独立地被移除，还可以理解的是，栅极结构的额外部分也可以被移除，例如蚀刻停止层420以及/或高介电常数介电层418。
第一金属栅极与第二金属栅极在开口(沟槽)内形成，开口(沟槽)可通过移除栅极结构的一部分而形成，例如伪栅极层424与覆盖层422。参阅图4E与图4G，第一与第二金属栅极包含第一与第二栅极层442、443以及第一与第二导电层444、445。第一栅极层442可具有第一功函数，且第二栅极层443可具有第二功函数。第一与第二金属栅极还可包括衬层、功函数层、填充层、其他适合的层，以及/或前述的组合。
可由任何合适的工艺形成第一与第二栅极层442、443，第一与第二栅极层442、443部分地填充在栅极结构的开口(沟槽)内。第一与第二栅极层442、443包括功函数层，因此，在第一/NMOS区411A，示范性的第一栅极层442包含用于NMOS元件的功函数层，例如钽、钛铝、氮化钛铝或前述的组合；在第二/PMOS区411B，示范性的第二栅极层443包含氮化钛、氮化钽或前述的组合。另外，第一与第二栅极层442、443包含任何适合的材料，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适合的材料、以及/或前述的组合。
第一与第二导电层444、445可由任何合适的工艺形成于第一与第二栅极层442、443之上，第一与第二导电层444、445大抵上填充栅极结构的开口(沟槽)的剩余的部分。第一与第二导电层444、445包含任何适合的材料，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适合的材料、以及/或前述的组合。在此实施例中，第一与第二导电层444、445包括铝，可由原子层沉积(ALD)或物理气相沉积(PVD)工艺沉积铝。另外，第一导电层444可包括与第二导电层445不同的材料。接着，可进行一个或一个以上的化学机械研磨(CMP)工艺将第一与第二导电层444、445平坦化。
半导体元件400可接受CMOS或MOS制造技术以外的其他工艺，以形成习知的各种特征，后续可在基底410上形成各种接点/导通孔/导线，以及多层内连线特征，例如金属层与层间介电层，由此与半导体元件400的各种结构或特征连接。额外的特征可提供与含有金属栅极结构的元件的电性内连接，例如，多层内连接包含垂直的内连线，如传统的导通孔或接点，以及水平的内连线，如金属线。可使用各种导电材料实施各种内连线特征，例如铜、钨以及/或硅化物。在一例子中，可使用镶嵌或双镶嵌工艺形成铜相关的多层内连线结构。
综上所述，本发明的实施例提供一栅极置换工艺，此栅极置换工艺实施蚀刻停止层与含有低热预算硅的覆盖层。此栅极置换工艺可形成具有一个或一个以上栅极结构的集成电路元件，在此所揭示的方法很容易与传统的集成电路工艺整合在一起，特别是在高介电常数/金属栅极元件的制造上，并且可以降低等效氧化层厚度。在一例子中，此方法包括在基底之上形成材料层，在材料层之上形成蚀刻停止层，在蚀刻停止层上形成包含低热预算硅的覆盖层，在覆盖层之上形成伪栅极，形成栅极结构，以及在第一栅极结构形成第一金属栅极。在第一栅极结构形成第一金属栅极可包含以具有功函数层的金属栅极置换伪栅极。
虽然本发明已公开较佳实施例如上，然而其并非用以限定本发明，本领域普通技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润饰。例如上述各种阻挡结构以及伪多晶硅结构可在不同的实施例中实施，并且也可以互相结合使用。因此，本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (14)

1.一种集成电路元件的制造方法，包括：
提供一基底；
于该基底之上形成一栅极结构，包含一第一伪栅极；
从该栅极结构移除该第一伪栅极，形成一沟槽；
形成一界面层、一高介电常数介电层与一覆盖层，部分地填充在该沟槽内；
形成一第二伪栅极于该覆盖层之上，其中该第二伪栅极填充该沟槽；以及
以一金属栅极置换该第二伪栅极。
2.如权利要求1所述的集成电路元件的制造方法，其中形成该第二伪栅极的步骤包括在一低于形成该第一伪栅极的温度下沉积该第二伪栅极。
3.如权利要求1所述的集成电路元件的制造方法，其中形成含有该第一伪栅极的该栅极结构的步骤包括沉积一第一多晶硅层，以形成该第一伪栅极。
4.如权利要求3所述的集成电路元件的制造方法，其中形成该第二伪栅极的步骤包括在一低于形成该第一多晶硅层的温度下沉积一第二多晶硅层，且还包括在沉积该第二多晶硅层之后，进行一化学机械研磨工艺。
5.如权利要求1所述的集成电路元件的制造方法，其中形成该覆盖层的步骤包括：
沉积一蚀刻停止层；以及
在该蚀刻停止层之上沉积一低热预算硅层。
6.如权利要求1所述的集成电路元件的制造方法，其中以一金属栅极置换该第二伪栅极的步骤包括：
在一第一区以一第一栅极置换一第一栅极结构的该第二伪栅极；以及
在一第二区以一第二栅极置换一第二栅极结构的该第二伪栅极，
其中以该第一栅极置换该第一栅极结构的该第二伪栅极，以及以该第二栅极置换该第二栅极结构的该第二伪栅极的步骤包括形成具有一第一工作函数的该第一栅极，以及形成具有一第二工作函数的该第二栅极。
7.如权利要求6所述的集成电路元件的制造方法，其中以该第一栅极置换该第一栅极结构的该第二伪栅极，以及以该第二栅极置换该第二栅极结构的该第二伪栅极的步骤包括：
从该第一栅极结构移除该第二伪栅极，形成一第一沟槽；
形成一第一栅极层，部分地填充该第一沟槽；
在该第一栅极层之上形成一第一导电层，填充该第一沟槽；
从该第二栅极结构移除该第二伪栅极，形成一第二沟槽；
形成一第二栅极层，部分地填充该第二沟槽；以及
在该第二栅极层之上形成一第二导电层，填充该第二沟槽。
8.一种集成电路元件的制造方法，包括：
提供一基底；
在该基底之上形成一界面层；
在该界面层之上形成一高介电常数介电层；
在该高介电常数介电层之上形成一蚀刻停止层；
在该蚀刻停止层之上形成一覆盖层，包含一低热预算硅层；
在该覆盖层之上形成一伪栅极层；
形成一栅极结构；以及
进行一栅极置换工艺。
9.如权利要求8所述的集成电路元件的制造方法，还包括进行一高热预算工艺，以在该基底上形成一个或一个以上的特征，其中进行该高热预算工艺的步骤包括进行一源/漏极的退火工艺。
10.如权利要求8所述的集成电路元件的制造方法，其中在该高介电常数介电层之上形成一蚀刻停止层的步骤包括沉积一氮化钛层；其中形成该覆盖层的步骤包括进行一物理气相沉积工艺，以沉积一硅层；且其中形成该伪栅极层的步骤包括进行一低压化学气相沉积工艺，以沉积一硅层。
11.如权利要求8所述的集成电路元件的制造方法，其中形成该栅极结构的步骤包括进行一图案化工艺，以形成一栅极堆叠，包含该界面层、该高介电常数介电层、该低热预算硅层以及该伪栅极层。
12.如权利要求11所述的集成电路元件的制造方法，其中进行该图案化工艺，以形成该栅极堆叠，包含该界面层、该高介电常数介电层、该低热预算硅层以及该伪栅极层的步骤包括：
形成一第一栅极堆叠与一第二栅极堆叠；
在该第一栅极堆叠，以一第一金属栅极置换至少该低热预算硅层与该伪栅极层；以及
在该第二栅极堆叠，以一第二金属栅极置换至少该低热预算硅层与该伪栅极层。
13.如权利要求8所述的集成电路元件的制造方法，其中进行该栅极置换工艺的步骤包括以一金属栅极置换该低热预算硅层与该伪栅极层。
14.如权利要求13所述的集成电路元件的制造方法，其中以该金属栅极置换该低热预算硅层与该伪栅极层的步骤包括：
对于一NMOS元件形成一金属栅极；以及
对于一PMOS元件形成一金属栅极。
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