CN102194681B - 制造半导体装置的方法 - Google Patents

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Abstract

本发明提供一种制造半导体装置的方法。该方法包含：提供一半导体基底；形成一栅极结构于该基底之上，其中该栅极结构包含一虚置栅极；由该栅极结构移除该虚置栅极以形成一沟槽；形成一功函数金属层部分填入该沟槽；形成一填充金属层以填满该沟槽的剩余部分；进行一化学机械研磨(CMP)以移除在该沟槽之外的该填充金属层；以及，注入硅、碳、及锗之一于该填充金属层的剩余部分。本发明能够改善金属栅极的热及形态的稳定性。

Description

制造半导体装置的方法
技术领域
本发明涉及一种集成电路装置，特别涉及一种制造半导体装置的方法。
背景技术
半导体集成电路产业已经历了快速的成长。随着集成电路原料以及设计的技术精进，集成电路演进了多个世代，而每个世代比起前一个世代的集成电路更小且更复杂。然而，这些技术进步会让集成电路制造工艺变得更复杂，因此，为了实现电路原料以及设计的技术精进，集成电路制造工艺也必须做更多研发。
在集成电路演进的过程中，功能密度(例如单位芯片面积的内连线元件密度)逐渐增加，而几何尺寸(例如制造工艺所能制作出来最小的单元或线)却是逐渐减小。此微缩工艺一般具有增加制作效率和减低相关成本等好处，此外微缩工艺也产生相对较高的能量消耗，而其可以通过使用低耗能元件(例如互补式金属氧化物半导体CMOS元件)解决。互补式金属氧化物半导体元件一般形成有栅极氧化层和多晶硅栅电极。业界需要将栅极氧化层和多晶硅栅电极以高介电常数介电层和金属栅电极取代，以在特征尺寸持续减小时，改进元件性能。然而，金属栅极电极的填充金属在后续工艺中显露出热及形态的不稳定性的现象被观察到。因此，较差及不可预测的工艺控制会导致装置性质，像是栅极电阻值、临界电压、及漏极电流，产生大的偏差。
发明内容
本发明的一实施例提供一种半导体装置的制造方法。该方法包含：提供一半导体基底；形成一栅极结构于基底上，其中该栅极结构包含一虚置栅极；由该栅极结构移除该虚置栅极以形成一沟槽；形成一功函数金属层部分填入该沟槽；形成一填充金属层以填满该沟槽的剩余部分；进行一化学机械研磨(CMP)以移除在该沟槽之外的该填充金属层；以及，注入硅、碳、及锗之一于该填充金属层的剩余部分。
本发明的又另一实施例提供一种半导体装置的制造方法，该方法包括：提供一半导体基底；形成一栅极堆叠于该基底上，其中该栅极堆叠包含一虚置栅极；由该栅极堆叠移除该虚置栅极以形成一沟槽；沉积一第一金属层于该基底之上并部分填入该沟槽；沉积一第二金属层于该第一金属层之上并填满该沟槽的剩余部分；进行一化学机械研磨(CMP)以移除在该沟槽之外的该第一金属层及该第二金属层；以及，在沉积该第二金属层时或进行化学机械研磨之后，掺入硅于第二金属层之内。
本发明的又一实施例提供一种半导体装置的制造方法，该方法包括：提供一半导体基底；形成一栅极结构于该基底之上，其中该栅极结构包含一虚置电极；由该栅极结构移除该虚置电极以形成一沟槽；形成一功函数金属层部分填入该沟槽；形成一铝层填满该沟槽的剩余部分；进行一化学机械研磨(CMP)以移除在该沟槽之外的该功函数金属层及该铝层；以及，在形成该铝层时或进行化学机械研磨之后，掺入硅、碳、及锗之一于该铝层之内。
本发明能够改善金属栅极的热及形态的稳定性。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
附图说明
图1显示一具有高介电常数金属栅极半导体装置的工艺流程图，包括本发明的多个实施例。
图2A～图2I为一系列剖面图，用以说明图1所述方法的各个步骤。
图3显示另一具有高介电常数金属栅极半导体装置的工艺流程图，包括本发明的多个实施例。
【主要附图标记说明】
100～具有金属栅极的半导体装置制造方法；
102～提供一半导体基底；
104～形成一高介电常数介电层于该基底之上；
106～形成一阻挡层于该高介电常数介电层之上；
108～形成一硅层于该阻挡层之上；
110～图形化在基底之上的各种膜层以形成一栅极结构；
112～由该栅极结构移除该硅层以形成一沟槽；
114～形成一功函数金属层部分填入该沟槽；
116～形成一填充金属层于该功函数金属层之上以填满该沟槽的剩余部分；
118～进行一化学机械研磨(CMP)；
120～注入杂质原子于该填充金属层；
122～进行一低温热制造工艺；
124～完成该半导体装置的制造；
200～半导体装置；
202～基底；
204～界面层；
206～高介电常数介电层；
208～阻挡层；
210～多晶层；
212～硬掩模层；
220～光致抗蚀剂层；
222～栅极结构；
224～浅掺杂源/漏极区域；
226～侧壁间隔层；
228～源/漏极区域；
230～硅化元件；
240～内层介电层；
242～沟槽；
244～功函数层；
246～钛层；
250～铝层；
260～离子注入工艺；
270～低温热制造工艺；
300～具有金属栅极的半导体装置制造方法；
302～提供一半导体基底；
304～形成一高介电常数介电层于该基底之上；
306～形成一阻挡层于该高介电常数介电层之上；
308～形成一硅层于该阻挡层之上；
310～图形化在基底之上的各种膜层以形成一栅极结构；
312～由该栅极结构移除该硅层以形成一沟槽；
314～形成一功函数金属层部分填入该沟槽；
316～沉积一填充金属层于该功函数金属层之上以填满该沟槽的剩余部分以及在沉积的过程中掺入杂质原子；
318～进行一化学机械研磨(CMP)；以及
320～完成该半导体装置的制造。
具体实施方式
下述将提出许多实施例或范例以达成本发明在各式实施情形下的不同功能。为了简化本发明，下述将描述组件或配置的特定范例。这些范例仅用以举例说明，而并非对本发明的限定。另外下述会述及第一特征物形成于第二特征物之上的情形，这可包括第一特征物与第二特征物直接接触的实施情况，也可包括有其他特征物生成并穿插于第一特征物与第二特征物之间，以致于第一特征物与第二特征物不直接接触的实施情况。各种元件可能以任意不同比例显示以使图示清晰简洁。此外，以下所述是以金属栅极的后栅极制造工艺作为实施例，然而，本领域普通技术人员当可了解，也可以使用其他工艺以及/或其他材料
请参照图1，显示根据本发明多个实施例的一具有金属栅极的半导体装置制造方法100的流程图。该方法100以步骤102起始，在其中提供一半导体基底。在方法100的步骤104中，形成一高介电常数介电层于该基底之上。在方法100的步骤106中，形成一阻挡层于该高介电常数介电层之上。在方法100的步骤108中，形成一硅层于该阻挡层之上。在方法100的步骤110中，对形成于该基底之上的各个膜层进行图形化，以形成一栅极结构。
在方法100的步骤112中，由该栅极结构中移除该硅层以形成一沟槽。在方法100的步骤114中，形成一功函数金属层填入部分沟槽中。在方法100的步骤116中，形成一填充金属层以填满该沟槽的剩余部分。在方法100的步骤118中，进行一化学机械研磨(CMP)。在方法100的步骤120中，注入杂质原子于该填充金属层。在方法100的步骤122中，进行一低温热制造工艺。在方法100的步骤124则可完成该半导体装置的制造工艺。本发明以下内容旨在阐明根据图1所述的方法100所进行的半导体装置制造工艺的多个实施方式。
请参照图2A至图2I，为一系列剖面图，用以说明以图1所述的形成半导体装置200的方法的各个步骤。值得注意的是部分该半导体装置200可以使用CMOS制造流程来形成。因此，在方法100之前、之中或之后可提供额外的制造工艺，且其中某些工艺在此会作些简明的描述。该半导体装置200可以利用后栅极制造工艺(也称作为栅极置换制造工艺)来制造。在一后栅极制造工艺中，一开始先形成一虚置多晶栅极结构，之后进行一般CMOS制造流程直到沉积一内层介电(ILD)层。接着，该虚置多晶栅极结构可以被移除并以一金属栅极结构来取代。
请参照图2A，该半导体装置200可包含一半导体基底202像是一硅基底。该基底202可选择性包含锗化硅、砷化镓、或其他合适的半导体材料。该基底202可进一步包含多个掺杂区像是一P型阱及一N型阱。该基底可进一步包含其他元件像是一埋藏层，及/或一外延层。此外，该基底202可为一绝缘层上覆半导体像是绝缘层上覆硅(SOI)。在其他实施例中，该半导体基底202可包含一掺杂的外延层、梯度半导体层、及/或还可包括半导体层覆盖不同类型的另一半导体层的结构，例如位于硅锗层上的硅层的结构。在其他实施例中，一复合半导体基底可包含一多层硅结构，或者是一硅基底可包含一多层复合半导体结构。
该半导体装置200可进一步包含一绝缘结构(未显示)像是一浅沟槽隔离(STI)区形成于该基底202中用以隔离该基底内的有源区。举例而言，浅沟槽隔离的形成可包含干蚀刻基底以形成一沟槽，然后以氧化硅、氮化硅、或氮氧化硅等绝缘材料填入上述沟槽。浅沟槽隔离可包含多层结构，例如一热氧化物衬层加上氧化硅或氮化硅的填充材料。在一实施例中，浅沟槽隔离的形成的工艺可包含：成长一垫氧化层、以低压化学气相沉积法(Low-pressurechemical vapor deposition；LPCVD)形成一氮化层、以光刻与蚀刻技术形成STI开口、蚀刻基底形成沟槽、视需要成长一热氧化衬层以改善沟槽界面、以氧化物填入沟槽、以化学机械研磨(Chemical Mechanical Polishing；CMP)进行回蚀及平坦化，及利用一氮化物剥除工艺去除氮化层。有源区204可用来形成NMOS元件(例如N型MOS场效应晶体管)，或者有源区206可用来形成PMOS元件(例如P型MOS场效应晶体管)。
该半导体装置200包含一界面层204形成于该基底202之上。该界面层204可包含一氧化硅层(例如以热或化学氧化方式形成)，具有一厚度范围介于约5至10埃(
Figure BSA00000215266000061
)。此外，该界面层204可包含硅氧化铪(HfSiO)或氮氧化硅(SiON)，形成方法可包含以原子层沉积法(ALD)、化学气相沉积(CVD)，物理气相沉积(PVD)、热氧化法、或其结合。
该半导体装置200还包含一高介电常数介电层206形成于该界面层之上。该高介电常数介电层206可以通过原子层沉积法(ALD)或其他合适的技术所形成。该高介电常数介电层206可具有一厚度范围介于约5至20埃(
Figure BSA00000215266000062
)。该高介电常数介电层206可包含氧化铪(HfOx)。此外，该高介电常数介电层206可视需要包含其他高介电常数介电材料，像是硅氧化铪(HfSiO)、氮氧硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、及/或上述的组合。此外，该高介电常数介电层206也可包含锶基(Sr-based)高介电常数材料或其他介电常数高于氧化铪的高介电常数材料。
该半导体装置200可进一步包含一阻挡层208形成带该高介电常数介电层206之上。该阻挡层208可包含氮化钛(TiN)或氮化钽(TaN)，并可具有一厚度范围介于约10至20埃(
Figure BSA00000215266000063
)。该阻挡层可作为介于该高介电常数介电层206及一后续形成的虚置多晶栅极结构间的障碍层，用以降低或消除制造工艺中该多晶及该高介电常数介电层之间的费米能阶钉札(Fermi level pinning)风险。该阻挡层208可以使用各种合适的沉积技术来形成，像是原子层沉积法(ALD)，物理气相沉积(或溅镀)、化学气相沉积(CVD)、或其他合适的技术。此外，值得注意是，当以后述的方法形成该金属栅极时，该障碍层也可以在后栅极制造工艺中形成。
该半导体装置200还包含一多晶硅(或多晶)层210通过合适的沉积技术形成于该阻挡层208之上。举例来说，可以使用硅烷(SiH4)、硅乙烷(Si2H6)、或二氯硅烷(SiCl2H2)作为化学气体来进行一化学气相沉积(CVD)工艺来形成该多晶层210。自从该多晶层210将被一金属栅极电极所取代(请参照后述内容)，因此该多晶层210可被视为一虚置多晶层。该多晶层210可包含一厚度范围介于约200至2000埃(
Figure BSA00000215266000071
)。此外，一非晶硅层可视需要被形成来取代该多晶硅层。
该半导体装置200可进一步包含一硬掩模层212形成于该多晶层210之上。该硬掩模层212可包含氧化硅、氮化硅、氮氧化硅、碳化硅、及/或其他合适的介电材料，形成方式可为化学气相沉积(CVD)或物理气相沉积(PVD)。该硬掩模层212可包含一厚度范围介于约100至400埃()。另一方面，可在硬掩模层250上形成现有的抗反射涂布层(antireflective coating layer)或底部抗反射涂布层(bottom antireflective coating layer；BARC)，以用于图案化光致抗蚀剂层以使光学光刻工艺效果更佳。
请参照图2B及图2C，显示本发明一实施例所述用来图形化位于基底之上各膜层以形成栅极结构222的方法。一光致抗蚀剂层可通过合适的方法来形成于该硬掩模层之上，像是旋转涂布法，接着以一合适的光刻图形化方法图形化该光致抗蚀剂层，以形成一图形化光致抗蚀剂层。该图形化光致抗蚀剂层220形成于该硬掩模层212之上。该图形化光致抗蚀剂层220用来将图案转移至该硬掩模层212，并以该硬掩模层212将图案再转移至其他膜层(包含该多晶硅层及该高介电常数介电层)以形成该栅极结构222。值得注意的是该栅极结构222可包含一填隙层(sealing layer)或其他合适膜层形成于该栅极结构的侧壁。
请参照图2D，在形成该栅极结构222之后，可以依据现有技术来对该半导体装置200进行额外的CMOS工艺，形成其他元件。以下简短的说明可供形成的各种元件：该元件可包含浅掺杂源/漏极区域(N型或P型LDD)224、侧壁间隔层226、源/漏极区域(N型或P型)228、以及硅化元件230。
请参照图2E，显示对该半导体装置200进行一化学机械研磨(CMP)及蚀刻工艺，以露出该多晶层210。一接触孔蚀刻停止层(未显示)可形成于该基底202之上。一内层介电(ILD)层240可形成于该基底202之上。该内层介电(ILD)层240可包含一通过高深宽比工艺(high-aspect-ratio process；HARP)、及/或高密度等离子体(high density plasma；HDP)沉积工艺所形成的氧化层。接着，可对该内层介电(ILD)层240进行一化学机械研磨(CMP)工艺，以平坦化或研磨该内层介电(ILD)层240直到露出该栅极结构222的该多晶层210。该内层介电(ILD)层240可包含一氧化层，形成方式可为一高深宽比工艺(high-aspect-ratio process；HARP)、及/或高密度等离子体(high density plasma；HDP)沉积工艺。
请参照图2F，由该栅极结构222移除该多晶层210以形成一沟槽242。该多晶层210可通过湿蚀刻或干蚀刻工艺来移除。在一实施例中，湿蚀刻工艺包括暴露在含氢氧化物的溶液例如氢氧化铵(ammonium hydroxide)中、去离子水以及/或其他合适的蚀刻溶液中。在进行该蚀刻工艺时，该阻挡层208可作为一蚀刻阻挡层。
请参照图2G，多种金属材料可适合用来形成一金属栅极(或形成金属栅极的一部分)，这些材料包含功函数层244、填充金属层、衬垫层、湿润层、以及黏着层。在本发明一实施例中，一P型功函数金属栅极(P-金属栅极)可以形成于该沟槽242内。该P-金属栅极的形成方可包含原子层沉积法(ALD)、化学气相沉积(CVD)，物理气相沉积(PVD)、或其他合适的方法。此外，该P-金属栅极层可包含一具有足够的高有效功函数(EWF)值的单一金属层或多层金属层结构，像是氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、及其结合。在本发明另一实施例中，一N型功函数金属栅极(N-金属栅极)可以形成于该沟槽242内。该N-金属栅极的形成方可包含原子层沉积法(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、或其他合适的方法。此外，该N-金属栅极层可包含一具有足够的低有效功函数(EWF)值的单一金属层或多层金属层结构，像是钛(Ti)、银(Ag)、铝(Al)、氮化铝钛(TiAlN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮硅化钽(TaSiN)、锰(Mn)、锆(Zr)、及其结合。
此外，可以沉积一钛层246作为湿润层，以利后续填充铝。该钛层246可以通过物理气相沉积(PVD)或其他合适工艺来形成。一铝层250可形成于该钛层246之上，用以填满该满该沟槽242的剩余部分。该铝层250可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、或其他合适工艺来形成。此外，该填充金属层可包含铜(Cu)及钨(W)。
可对上述用来填充该沟槽242并露出于该沟槽外的膜层进行一化学机械研磨(CMP)工艺，以平坦化该半导体装置200。该化学机械研磨工艺可具有高度的选择性，以提供一大体上平坦的该栅极结构222及内层介电(ILD)层240表面。
请参照图2H，通过一离子注入工艺260将杂质原子或离子掺入该铝层250。该杂质原子可选用不会劣化该内层介电(ILD)层240及不会对该金属栅极的功函数产生不利影响的杂质原子。在本发明一较佳实施例中，硅原子可用来注入进入该铝层250。在其他实施例中，碳原子可用来注入进入该铝层250。在本发明其他佳实施例中，锗原子也可以用来注入进入该铝层250。该离子注入工艺260所使用的能量可约为2至7keV，所使用的剂量范围可约从1E15到1E16原子/cm2。在完成该注入步骤后，该杂质原子在该铝层250内所占的的百分比可约介于1E-5(一个杂质原子在10,000个铝原子中)至1E-8(一个杂质原子在100,000,000个铝原子中)。值得注意是该掺杂剂量及能量可以视需要被调整，以确保所注入的杂质原子不会将铝进一步敲击进入栅极中。
当该铝层被沉积于一具有多种晶格边界的结晶结构时，这些晶格边界会成为扩散的脆弱点，于是可能导致该铝层具有较差的热及形态的稳定性，进而对后续工艺产生不利的影响。举例来说，在后段半导体制造工艺(BEOL)中，接触窗被形成以使栅极与一内连线结构(即金属层)进行连结。一用来形成该接触窗的蚀刻剂可能会同时将部分的铝层可移除。如此一来，栅极电阻值及横过该芯片的临界电压的变异性将会增加，导致较差及不可预期的装置性能表现。由于铝层上悬键的高界面能，使得该杂质原子倾向被该晶格边界所隔开。因此，该杂质原子将塞入这些晶格边界以妨碍铝向外扩散，以及与铝键结形成金属间相(inter-metallic phases)。如此一来，通过杂质原子的掺入可改善该铝层的热及形态的稳定性。
请参照图2I，可对该半导体装置200进行一低温热制造工艺270。该热工艺270可促进该杂质原子的扩散，并堵塞该铝层250的晶格边界。该热工艺270可在约200到400℃的温度范围下被施行。该热工艺270可为一快速热退火(RTA)工艺或其他合适的技术。此外，可对半导体装置200进行进一步的制造工艺以形成各种元件及结构，例如现有的接触点(contacts)/通孔(vias)、内连线层、保护层等。
请参照图3，显示根据本发明多个实施例的一具有金属栅极的半导体装置制造方法300的流程图。该方法300以步骤302起始，在其中提供一半导体基底。在方法300的步骤304中，形成一高介电常数介电层于该基底之上。在方法300的步骤306中，形成一阻挡层于该高介电常数介电层之上。在方法300的步骤308中，形成一硅层于该阻挡层之上。在方法300的步骤310中，图形化在基底之上的各种膜层以形成一栅极结构。
在方法300的步骤312中，由该栅极结构移除该硅层以形成一沟槽。在方法300的步骤314中，形成一功函数金属层部分填入该沟槽。在方法300的步骤316中，沉积一填充金属层于以填满该沟槽的剩余部分。此外，在该沉积步骤中，杂质原子被掺入该填充金属层中。在方法300的步骤318中，进行一化学机械研磨(CMP)。在方法300的步骤320则可完成该半导体装置的制造工艺，与图1所述的步骤124相似。
以图3所示的方法300所制备而得的半导体装置，除了以下差异外，相似于依据图2A至图2I所述方法所得的半导体装置200。请参照图2H，杂质原子(像是硅(Si)、碳(C)、或锗(Ge))可以在进行沉积铝层时被掺入该铝填充层或是在CMP工艺后掺入该铝填充层。在本发明一实施例中，一包含该杂质原子的前驱物可以在进行CVD工艺使被使用。在本发明另一实施例中，一包含该杂质原子的溅镀靶材可以在进行PVD工艺使被使用。该杂质原子所占的百分比可大体上与图2A至图2I所述的百分比相似，因此可同样改善该铝层在后续工艺中热及形态的稳定性。
虽然本发明已以多个较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。例如，本发明实施例已公开一后栅极制造工艺(或栅极置换工艺)，不过该半导体装置也可以施行于后高介电常数介电工艺中，或结合一前栅极制造及一后栅极制造工艺。此外，掺杂该杂质原子/离子可以在沉积填充金属层后进行，或是进一步与两个或以上的制造步骤结合后加以进行。此外，本发明也可使用其他适合应用于CMOS技术的杂质原子/离子，以相似的方式来改善该金属栅极的热及形态的稳定性。

Claims (9)

1.一种制造半导体装置的方法，包含： 
提供一半导体基底； 
形成一栅极结构于该基底之上，其中该栅极结构包含一虚置栅极； 
由该栅极结构移除该虚置栅极以形成一沟槽； 
形成一功函数金属层部分填入该沟槽； 
形成一填充金属层以填满该沟槽的剩余部分，其中该填充金属层为一铝层； 
进行一化学机械研磨以移除在该沟槽之外的该填充金属层；以及 
注入硅、及锗之一于该填充金属层的剩余部分，其中硅、或锗在填充金属层内所占的百分比介于1E-5至1E-8间。 
2.一种制造半导体装置的方法，包含： 
提供一半导体基底； 
形成一栅极堆叠于该基底之上，其中该栅极堆叠包含一虚置栅极； 
由该栅极堆叠移除该虚置栅极以形成一沟槽； 
沉积一第一金属层于该基底之上并部分填入该沟槽； 
沉积一第二金属层于该第一金属层之上并填满该沟槽的剩余部分，其中该第二金属层为一铝层； 
进行一化学机械研磨以移除在该沟槽之外的该第一金属层及该第二金属层；以及 
在沉积该第二金属层时或进行化学机械研磨之后，掺入硅于第二金属层之内，其中硅在第二金属层内所占的百分比介于1E-5至1E-8间。 
3.根据权利要求2所述的方法，其中沉积该第二金属层的步骤包含进行一化学气相沉积工艺；其中掺入硅的步骤包含在化学气相沉积工艺中提供一硅前驱物。 
4.根据权利要求2所述的方法，其中沉积该第二金属层的步骤包含进行一物理气相沉积工艺；其中掺入硅的步骤包含在物理气相沉积工艺中提供一含硅原子的溅镀靶材。 
5.一种制造半导体装置的方法，包含： 
提供一半导体基底； 
形成一栅极结构于该基底之上，其中该栅极结构包含一虚置电极； 
由该栅极结构移除该虚置电极以形成一沟槽；
形成一功函数金属层部分填入该沟槽； 
形成一铝层填满该沟槽的剩余部分； 
进行一化学机械研磨以移除在该沟槽之外的该功函数金属层及该铝层；以及 
在形成该铝层时或进行化学机械研磨之后，掺入硅、及锗之一于该铝层之内，硅、或锗在铝层内所占的的百分比介于1E-5至1E-8间。 
6.根据权利要求5所述的方法，其中掺入硅、及锗之一的步骤包含在进行化学机械研磨之后注入硅、及锗之一于该铝层。 
7.根据权利要求5所述的方法，其中掺入硅、及锗之一的步骤包含在以化学气相沉积或物理气相沉积形成铝层时，掺入该硅、及锗之一。 
8.根据权利要求5所述的方法，其中掺入硅、及锗之一的步骤包含掺入硅于该铝层之内。 
9.根据权利要求5所述的方法，其中形成该栅极结构包含以下步骤： 
形成一界面层于该基底上； 
形成一高介电常数介电层于该界面层上； 
形成一阻挡层于高介电常数介电层上； 
形成一多晶硅层于该阻挡层上；以及 
图形化该界面层、该高介电常数介电层、该阻挡层、及该多晶硅层以形成一栅极结构，其中该图形化的多晶硅层作为该虚置电极。 
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