KR101803613B1 - 반도체 소자 구조물 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 구조물이 제공된다. 반도체 소자 구조물은, 제1 소스 영역 및 제1 드레인 영역을 구비하는 기판을 포함한다. 반도체 소자 구조물은, 기판 위의 그리고 제1 소스 영역과 제1 드레인 영역 사이의 제1 게이트를 포함한다. 반도체 소자 구조물은, 제1 소스 영역 위의 제1 컨택 구조물을 포함한다. 제1 컨택 구조물은 제1 소스 영역에 전기적으로 연결된다. 반도체 소자 구조물은, 제1 드레인 영역 위의 제2 컨택 구조물을 포함한다. 제2 컨택 구조물은 제1 드레인 영역에 전기적으로 연결된다. 반도체 소자 구조물은, 제1 게이트를 제1 컨택 구조물 및 제2 컨택 구조물에 전기적으로 연결하는, 도전 층을 포함한다.

Description

반도체 소자 구조물 및 그 형성 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
관련 출원들에 대한 상호 참조
본 출원은, 그 전체가 본 명세서에 참조로 통합되는, 2014년 12월 31일 출원된, 미국 가특허 출원 제62/098,761호의 우선권의 이익을 주장한다.
반도체 집적 회로(IC) 산업은 빠른 성장을 경험해 왔다. IC 재료들 및 설계에 대한 기술적 진보는 IC들의 세대들을 생산해 왔다. 각 세대는 이전 세대 보다 더 작고 더욱 복잡한 회로들을 갖는다. 그러나, 이러한 진보들은 IC들의 처리 및 제조에 복잡성을 증가시켜왔다.
IC 발전의 경로에서, 기능적 밀도(즉, 칩 면적당 상호연결 소자들의 수)가, 기하학적 크기[즉, 제작 기술을 사용하여 생성될 수 있는 가장 작은 구성요소(또는 선)]가 감소하게 된 가운데, 대체로 증가해 왔다. 이러한 축소 프로세스는 일반적으로, 생산 효율을 증가시킴에 의해 그리고 연관된 비용을 낮춤에 의해, 이익을 제공한다.
그러나, 특징부 크기가 계속 감소함에 따라, 제작 프로세스가 계속, 실행하기에 더욱 어려워진다. 따라서, 크기가 점점 더 작아지는 가운데 신뢰할 수 있는 반도체 소자들을 형성하는 것은 모험이다.
본 발명은, 반도체 소자 구조물로서, 제1 소스 영역 및 제1 드레인 영역을 구비하는 기판; 상기 기판 위의 그리고 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 제1 게이트; 상기 제1 소스 영역 위의 제1 컨택 구조물로서, 상기 제1 소스 영역에 전기적으로 연결되는 것인, 제1 컨택 구조물; 상기 제1 드레인 영역 위의 제2 컨택 구조물로서, 상기 제1 드레인 영역에 전기적으로 연결되는 것인, 제2 컨택 구조물; 및 상기 제1 게이트를 상기 제1 컨택 구조물 및 상기 제2 컨택 구조물에 전기적으로 연결하는, 도전 층을 포함하는 것인, 반도체 소자 구조물을 제공한다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않는다는 것을 알아야 한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가하게 되거나 감소하게 될 수 있다.
도 1a 내지 도 1o는, 일부 실시예에 따른, 반도체 소자 구조물을 형성하기 위한 프로세스의 다양한 단계들에 대한 단면도들이다.
도 2aa 내지 도 2ea는, 일부 실시예에 따른, 반도체 소자 구조물을 형성하기 위한 프로세스의 다양한 단계들에 대한 단면도들이다.
도 2ab 내지 도 2eb는, 일부 실시예에 따른, 반도체 소자 구조물을 형성하기 위한 프로세스의 다양한 단계들에 대한 평면도들이다.
도 3a는, 일부 실시예에 따른, 도 2ea 및 도 2eb의 반도체 소자 구조물의 평면도이다.
도 3b는, 일부 실시예에 따른, 도 3a의 I-I' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
도 3c는, 일부 실시예에 따른, 도 3a의 II-II' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
도 4a는, 일부 실시예에 따른, 반도체 소자 구조물의 평면도이다.
도 4b는, 일부 실시예에 따른, 도 4a의 4B-4B' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
도 4c는, 일부 실시예에 따른, 도 4a의 4C-4C' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
도 5a는, 일부 실시예에 따른, 반도체 소자 구조물의 평면도이다.
도 5b는, 일부 실시예에 따른, 도 5a의 5B-5B' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
도 6a는, 일부 실시예에 따른, 반도체 소자 구조물의 평면도이다.
도 6b는, 일부 실시예에 따른, 도 6a의 6B-6B' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
도 7a는, 일부 실시예에 따른, 반도체 소자 구조물의 평면도이다.
도 7b는, 일부 실시예에 따른, 도 7a의 7B-7B' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
도 7c는, 일부 실시예에 따른, 도 7a의 7C-7C' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
도 7d는, 일부 실시예에 따른, 도 7a의 7D-7D' 절단선을 따라 반도체 소자 구조물을 예시한 단면도이다.
뒤따르는 개시는 제공되는 대상의 상이한 특징들을 실시하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함의 목적을 위한 것이며 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체가 기술하는 것은 아니다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향성에 부가하여 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 지향하게 될 수 있고(90 °회전하게 되거나 다른 방향으로) 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다. 부가적인 작동들이, 방법 이전에, 도중에 그리고 이후에 제공될 수 있으며, 그리고 설명되는 작동들 중 일부는, 방법의 다른 실시예들을 위해 교체되거나 제거될 수 있다는 것을 이해해야 된다.
도 1a 내지 도 1o는, 일부 실시예에 따른, 반도체 소자 구조물을 형성하기 위한 프로세스의 다양한 단계들에 대한 단면도들이다. 도 1a에 도시된 바와 같이, 반도체 기판(110)이 제공된다. 반도체 기판(110)은 반도체 웨이퍼(실리콘 웨이퍼와 같은) 또는 반도체 웨이퍼의 부분을 포함한다.
일부 실시예에서, 반도체 기판(110)은, 단결정, 다결정, 또는 비결정 구조의 실리콘 또는 게르마늄을 포함하는, 기본적인 반도체 재료로 이루어진다. 일부 다른 실시예에서, 반도체 기판(110)은, 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소와 같은 화합물 반도체, SiGe, 또는 GaAsP 와 같은 혼정 반도체(alloy semiconductor), 또는 이들의 조합으로 이루어진다. 일부 실시예에서, 반도체 기판(110), 복수층 반도체, 절연체 상 반도체(SOI)(절연체 상 실리콘 또는 절연체 상 게르마늄과 같은), 또는 이들의 조합을 포함한다.
도 1a에 도시된 바와 같이, 절연 구조물(120)이, 일부 실시예에 따른, 반도체 기판(110) 내에 형성된다. 절연 구조물(120)은, 일부 실시예에 따른, 반도체 기판(110)의 활성 영역(A1)을 둘러싼다. 절연 구조물(120)은, 일부 실시예에 따른, 반도체 기판(110) 내에 형성되는 여러 소자 요소들(미도시)을 한정하도록 그리고 전기적으로 절연하도록 구성된다.
다양한 소자 요소들의 예들이, 트랜지스터들[예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 양극성 접합 트랜지스터(BJT), 고-전압 트랜지스터, 고-주파 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터, 등], 다이오드들, 다른 적당한 요소, 또는 이들의 조합을 포함한다. 증착, 에칭, 주입(implantation), 포토리소그래피, 어닐링, 평탄화, 다른 적용 가능한 프로세스, 또는 이들의 조합과 같은, 다양한 프로세스들이, 다양한 소자 요소들을 형성하기 위해 실행된다.
일부 실시예에 따르면, 절연 구조물(120)은, 유전체 재료로 이루어진다. 일부 실시예에 따르면, 유전체 재료는, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 규산염 유리(FSG: fluoride-doped silicate glass), 저 유전상수 유전체 재료, 다른 적당한 재료들, 또는 이들의 조합을 포함한다. 일부 실시예에 따르면, 절연 구조물(120)은, 반도체 국부적 산화(LOCOS: local oxidation of semiconductor), 얕은 트렌치 소자분리(STI: shallow trench isolation) 또는 이와 유사한 것과 같은, 절연 기술을 사용하여 형성된다.
일부 실시예에서, 절연 구조물(120)의 형성은, 반도체 기판(110) 내에 트렌치를 형성하도록 하기 위해 반도체 기판(110)에 포토리소그래피 공정 및 에칭 공정을 실행함에 의해 반도체 기판(110)을 패턴화하는 것; 및 유전체 재료로 트렌치를 충전하는 것을 포함한다.
일부 실시예에 따르면, 트렌치를 형성하기 위한 에칭 공정은, 건식 에칭 공장, 습식 에칭 공정, 플라즈마 에칭 공정, 또는 이들의 조합을 포함한다. 일부 실시예에 따르면, 트렌치의 충전은, 화학적 기상 증착 공정을 포함한다. 일부 실시예에서, 충전된 트렌치는, 실리콘 질화물 또는 실리콘 산화물로 충전된 열 산화 라이너 층(thermal oxide liner layer)과 같은, 복수층 구조물을 갖는다.
도 1a에 도시된 바와 같이, 게이트 유전체 재료 층(130a)이, 일부 실시예에 따라, 반도체 기판(110) 위에 성막된다. 일부 실시예에 따라, 게이트 유전체 재료 층(130a)은 실리콘 산화물로 이루어진다. 일부 실시예에 따라, 게이트 유전체 재료 층(130a)은 화학적 기상 증착 공정(CVD 공정)을 사용하여 성막된다.
도 1a에 도시된 바와 같이, 더미 게이트 재료 층(140a)이, 일부 실시예에 따라, 게이트 유전체 재료 층(130a) 위에 성막된다. 일부 실시예에 따라, 더미 게이트 재료 층(140a)은 폴리실리콘으로 이루어진다. 일부 실시예에 따라, 더미 게이트 재료 층(140a)은, 화학적 기상 증착 공정을 사용하여 성막된다.
도 1a에 도시된 바와 같이, 마스크 층(150)이, 일부 실시예에 따라, 더미 게이트 재료 층(140a) 위에 형성된다. 일부 실시예에 따라, 마스크 층(150)은, 더미 게이트 재료 층(140a)의 일부를 노출시킨다. 일부 실시예에서, 마스크 층(150)은, 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 또는 이와 유사한 것과 같은, 산화물 또는 질화물을 포함한다. 일부 실시예에 따라, 마스크 층(150)은, 성막 공정(화학적 기상 증착 공정과 같은), 포토리소그래피 공정, 및 에칭 공정에 의해 형성된다.
도 1b에 도시된 바와 같이, 일부 실시예에 따라, 마스크 층(150)에 의해 노출되는 더미 게이트 재료 층(140a)이 제거되며, 그리고 제거된 더미 게이트 재료 층(140a) 아래의 게이트 유전체 재료 층(130a) 또한 제거된다. 일부 실시예에 따라, 마스크 층(150) 아래에 남아있는 더미 게이트 재료 층(140a)은 더미 게이트(140)를 형성한다. 일부 실시예에 따라, 더미 게이트(140)에 남아있는 게이트 유전체 재료 층(130a)은 게이트 유전체 층(130)을 형성한다. 일부 실시예에 따라, 제거 공정은 건식 에칭 공정을 포함한다.
도 1c에 도시된 바와 같이, 보호 층(160)이, 일부 실시예에 따라, 마스크 층(150), 더미 게이트(140), 및 게이트 유전체 층(130)을 덮기 위해, 반도체 기판(110) 위에 형성된다. 일부 실시예에 따라, 보호 층(160)은, 더미 게이트 제거 공정 도중의 손상으로부터 후속적으로 형성되는 스페이서들을 보호하도록 구성된다. 일부 실시예에 따라, 보호 층(160)은, 산화물을 포함한다. 일부 실시예에 따라, 보호 층(160)은, 원자 층 증착(atomic layer deposition: ALD) 공정, 화학적 기상 증착 공정, 또는 물리적 기상 증착(physical vapor deposition: PVD) 공정에 의해 형성된다.
도 1c에 도시된 바와 같이, 스페이서 층(180a)이, 일부 실시예에 따라, 마스크 층(150), 더미 게이트(140), 및 게이트 유전체 층(130)을 덮기 위해, 보호 층(160) 위에 형성된다. 스페이서 층(180a)은, 실리콘 산화물 또는 실리콘 질화물과 같은, 절연 재료를 포함한다. 일부 실시예에 따라, 스페이서 층(180a)은 화학적 기상 증착 공정을 사용하여 형성된다.
도 1c 및 도 1d에 도시된 바와 같이, 이방성 에칭 공정이, 일부 실시예에 따라, 스페이서 층(180a)의 일부를 제거하기 위해 실행된다. 일부 실시예에 따라, 마스크 층(150), 더미 게이트(140), 및 게이트 유전체 층(130)의 측벽들 위에 남아있는 스페이서 층(180a)은, 스페이서들(180)을 형성한다.
일부 실시예에 따라, 스페이서들(180)은, 후속적으로 형성되는 게이트를 다른 디바이스들로부터 전기적으로 절연하도록 구성되며 그리고 후속 이온 주입 공정에서 마스크 층으로서 작용하도록 구성된다. 일부 실시예에 따라, 이방성 에칭 공정은 건식 에칭 공정을 포함한다.
도 1e에 도시된 바와 같이, 무겁게 도핑된 영역들(112)이, 일부 실시예에 따라, 반도체 기판(110) 내에 형성된다. 일부 실시예에 따라, 무겁게 도핑된 영역들(112)은, 이온 주입 공정을 사용하여 형성된다. 일부 실시예에 따라, 이온 주입 공정은, 반도체 기판(110) 내로 p-형 불순물(예를 들어, 붕소) 또는 N-형 불순물(예를 들어, 인)을 삽입하도록 실행된다.
일부 실시예에 따라, 무겁게 도핑된 영역들(112)은, 무겁게 도핑된 소스 영역 및 무겁게 도핑된 드레인 영역이다. 일부 실시예에 따라, 무겁게 도핑된 영역들(112)은, 더미 게이트(140)의 2개의 대향하는 측부들에 위치하게 된다.
도 1e에 도시된 바와 같이, 스트레서들(190)이, 일부 실시예에 따라, 적당한 프로세스들을 사용함에 의해 무겁게 도핑된 영역들(112) 내에 형성된다. 적당한 프로세스들은, 예를 들어, 반도체 기판(110)의 일부를 제거하기 위한 에칭 공정 및 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정을 포함한다. 생성되는 MOS 소자의 요구되는 유형에 의존하여, 압축 응력을 채널 영역에 작용시키는 스트레서(SiGe 스트레서와 같은) 또는 인장 응력을 채널 영역에 작용시키는 스트레서(SiC 스트레서와 같은)가 형성된다.
도 1e 및 도 1f에 도시된 바와 같이, 일부 실시예에 따라, 마스크 층(150) 및 마스크 층(150) 위의 보호 층(160)이, 제거된다. 일부 실시예에 따라, 제거 공정은 건식 에칭 공정을 포함한다. 도 1f에 도시된 바와 같이, 스페이서 산화물 층들(210)이, 예를 들어, 화학적 기상 증착 공정을 사용함에 의해, 스페이서들(180) 및 스트레서들(190) 위에 형성될 수 있을 것이다. 스페이서 산화물 층들(210)은, 후속적으로 형성되는 막들이 스페이서들(180) 및 스트레서들(190)을 부드럽게 덮는 것을 용이하게 하기 위해, 스페이서들(180)과 스트레서들(190) 사이의 틈새들을 채울 수 있을 것이다. 그러나, 일부 다른 실시예에서, 스페이서 산화물 층들(210)은 형성되지 않는다.
도 1f에 도시된 바와 같이, 컨택 에칭 정지 층(230)이, 일부 실시예에 따라, 스트레서들(190)을 덮기 위해 반도체 기판(110) 위에 형성된다. 일부 실시예에 따라, 컨택 에칭 정지 층(230)은 유전체 재료를 포함한다. 일부 실시예에 따라, 컨택 에칭 정지 층(230)은 실리콘 질화물을 포함한다. 일부 실시예에 따라, 컨택 에칭 정지 층(230)은, 스트레서들(190), 스페이서들, 더미 게이트(140) 및 반도체 기판(110) 위에 형성된다. 일부 다른 실시예에서, 컨택 에칭 정지 층(230)은 형성되지 않는다.
도 1f에 도시된 바와 같이, 절연 층(240)이, 일부 실시예에 따라, 컨택 에칭 정지 층(230) 위에 성막된다. 일부 실시예에 따라, 절연 층(240)은, 실리콘 산화물, 실리콘 산화질화물, 붕소규산염 유리(BSG), 인 함유 규산염 유리(PSG), 붕소인규산염 유리(borophosphosilicate glass: BPSG), 불화 규산염 유리(fluorinated silicate glass: FSG), 저 유전상수 재료, 다공성 유전체 재료, 또는 이들의 조합을 포함한다. 일부 실시예에 따라, 절연 층(240)은, CVD 공정, HDPCVD(High Density Plasma Chemical Vapor Deposition) 공정, 스핀-온 공정(spin-on process), 스퍼터링 공정, 또는 이들의 조합을 사용하여 성막된다.
이후에, 도 1g에 도시된 바와 같이, 평탄화 공정이, 일부 실시예에 따라, 더미 게이트(140)의 상면이 노출될 때까지, 절연 층(240) 상에서 실행된다. 일부 실시예에 따라, 평탄화 공정은, 화학적 기계적 폴리싱 공정(chemical mechanical polishing: CMP)을 포함한다. 평탄화 공정이 실행된 이후에, 절연 층(240)은, 후속 공정 단계들을 용이하게 하기 위한, 실질적으로 평평한 표면을 갖는다.
도 1h에 도시된 바와 같이, 더미 게이트(140)는, 일부 실시예에 따라, 제거된다. 일부 실시예에 따라, 더미 게이트(140)를 제거하기 위한 제거 공정은, 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(130) 또한 제거된다. 더미 게이트(140) 및 게이트 유전체 층(130)이 제거된 이후에, 개구(182)가 스페이서들(180) 사이에 형성된다. 일부 실시예에 따라, 개구(182)는 트렌치이다.
도 1i에 도시된 바와 같이, 게이트 유전체 층(250)이, 일부 실시예에 따라, 개구(182)의 바닥을 덮도록 형성된다. 일부 실시예에 따라, 게이트 유전체 층(250)은, 개구(182)의 내벽들, 그리고 보호 층(160), 스페이서들(180), 컨택 에칭 정지 층(230), 및 절연 층(240)의 상면들을 추가로 덮는다.
게이트 유전체 층(250)은, 고 유전상수(고-k) 재료와 같은, 유전체 재료를 포함한다. 고 유전상수 재료는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물 (HfSiO), 하프늄 실리콘 산화질화물 (HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 다른 적당한 고 유전상수 재료들 또는 이들의 조합을 포함한다.
일부 실시예에 따라, 고 유전상수 재료는, 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 규산염, 금속의 산화질화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적당한 재료들 또는 이들의 조합으로 이루어진다.
일부 실시예에 따라, 게이트 유전체 층(250)은, 원자 층 증착(ALD), 화학적 기상 증착(CVD, 물리적 기상 증착(PVD), 스퍼터링, 도금, 다른 적당한 공정, 또는 이들의 조합과 같은, 임의의 적당한 공정에 의해, 성막된다. 일부 실시예에서, 게이트 유전체 층(250)은 어닐링될 필요가 있다.
중간 유전체 층(미도시)이, 게이트 유전체 층(250)이 형성되기 이전에, 반도체 기판(110) 위에 형성될 수 있을 것이다. 중간 유전체 층은, 실리콘 산화물, 하프늄 규산염, 실리콘 산화질화물, 또는 이들의 조합과 같은, 적당한 유전체 재료를 포함한다.
도 1i에 도시된 바와 같이, 일 함수 금속 층(260)이, 일부 실시예에 따라, 게이트 유전체 층(250) 위에 성막된다. 일 함수 금속 층(260)은, 개선된 임계 전압을 포함하는 소자 성능을 형상시키기 위한 트랜지스터들을 위한 요구되는 일 함수를 제공한다.
PMOS 트랜지스터를 형성하는 실시예에서, 일 함수 금속 층(260)은, 약 4.8 eV 와 동일하거나 이를 초과하는 것과 같은, 소자에 대해 적당한 일 함수 값을 제공할 수 있는 p-형 금속일 수 있다. 일부 실시예에 따라, p-형 금속은, 금속, 금속 탄화물, 금속 질화물, 다른 적당한 재료, 또는 이들의 조합을 포함한다. 예를 들어, p-형 금속은, 티타늄, 티타늄 질화물, 다른 적당한 재료들, 또는 이들의 조합으로 이루어진다.
다른 한편, NMOS 트랜지스터를 형성하는 실시예에서, 일 함수 금속 층(260)은, 약 4.5 eV 와 동일하거나 이보다 작은 것과 같은, 소자에 대해 적당한 일 함수 값을 제공할 수 있는 n-형 금속일 수 있다. 일부 실시예에 따라, n-형 금속은, 금속, 금속 탄화물, 금속 질화물, 또는 이들의 조합을 포함한다. 예를 들어, n-형 금속은, 탄탈륨, 탄탈륨 질화물, 또는 이들의 조합으로 이루어진다.
일부 실시예에 따라, 일 함수 금속 층(260)은, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 금속 탄화물(예를 들어, 하프늄 탄화물, 또는 지르코늄 탄화물), 알루미나이드(aluminide), 루테늄, 또는 이들의 조합으로 이루어진다. 일부 실시예에 따라, 일 함수 금속 층(260)은, PVD 공정, CVD 공정, ALD 공정, 도금 공정, 다른 적당한 방법, 또는 이들의 조합을 사용하여 성막된다.
도 1i에 도시된 바와 같이, 게이트 전극 층(270)(또한 금속 게이트 전극 층으로 지칭됨)이, 일부 실시예에 따라, 개구(182)를 채우도록 일 함수 금속 층(260) 위에 성막된다. 일부 실시예에 따라, 게이트 전극 층(270)은, 알루미늄, 텅스텐, 금, 백금, 코발트, 다른 적당한 금속, 이들의 합금, 또는 이들의 조합과 같은, 적당한 금속 재료를 포함한다. 일부 실시예에 따라, 게이트 전극 층(270)은, PVD 공정, CVD 공정, 도금 공정, 이와 유사한 것, 또는 이들의 조합을 사용하여 성막된다.
이후에, 도 1j에 도시된 바와 같이, 평탄화 공정이, 일부 실시예에 따라, 개구(182) 외부의 게이트 전극 층(270), 일 함수 금속 층(260), 및 게이트 유전체 층(250)을 제거하기 위해 실행된다. 일부 실시예에 따라, 평탄화 공정은, 화학적 기계적 폴리싱(CMP) 공정 또는 이와 유사한 것을 포함한다. 게이트 전극 층(270) 및 일 함수 금속 층(260)은 함께, 절연 층(240)에 의해 둘러싸이는, 게이트(G)(즉, 금속 게이트)를 형성한다. 일부 실시예에서, 게이트 스택 구조물(S)이, 게이트(G), 게이트 유전체 층(250), 보호 층(160), 스페이서들(180), 스페이서 산화물 층들(210)을 포함한다.
도 1k에 도시된 바와 같이, 에칭 정지 층(280)(또한 절연 층 또는 유전체 층으로 지칭됨)이, 일부 실시예에 따라, 절연 층(240), 컨택 에칭 정지 층(230), 스페이서들(180), 보호 층(160), 일 함수 금속 층(260), 및 게이트 전극 층(270)의 상면들 상에 성막된다. 일부 실시예에 따라, 에칭 정지 층(280)은 실리콘 질화물로 이루어진다.
도 1k에 도시된 바와 같이, 보호 층(290)이, 일부 실시예에 따라, 에칭 정지 층(280) 상에 형성된다. 일부 실시예에 따라, 보호 층(290)은, 에칭 정지 층(280)을 후속의 사전 비정질화 주입(subsequent pre-amorphized implantation: PAI) 공정 도중에 손상으로부터 보호하도록 구성된다. 일부 실시예에 따라, 보호 층(290)은, 플라즈마 강화 산화물(plasma-enhanced oxide: PEOX) 층을 포함한다.
도 1l에 도시된 바와 같이, 보호 층(290), 에칭 정지 층(280), 절연 층(240), 및 컨택 에칭 정지 층(230)의 부분들이, 일부 실시예에 따라, 보호 층(290), 에칭 정지 층(280), 절연 층(240), 및 컨택 에칭 정지 층(230)을 통과하는 컨택 개구들(312)을 형성하기 위해 제거된다. 일부 실시예에 따라, 컨택 개구들(312)은 스트레서들(190)을 노출시킨다. 일부 실시예에 따라, 제거 공정은, 포토리소그래피 공정 및 에칭 공정을 실행하는 것을 포함한다. 일부 실시예에 따라, 에칭 공정은 건식 에칭 공정을 포함한다. 일부 실시예에 따른, 건식 에칭 공정은 플라즈마 에칭 공정을 포함한다.
도 1l에 도시된 바와 같이, 유전체 스페이서 라이너(dielectric spacer liner: DSL) 층(314)이, 일부 실시예에 따라, 보호 층(290) 및 컨택 개구들(312)의 측벽들(312a) 상에 합치되도록 형성된다. 일부 실시예에 따라, 유전체 스페이서 라이너 층(314)은 측벽들(312a)을 후속의 사전 비정질화 주입(PAI) 공정에 의해 손상되는 것으로부터 보호하도록 구성된다. 유전체 스페이서 라이너 층(314)은, 예를 들어, SiOC 또는 다른 적당한 재료들로 이루어진다.
일부 실시예에 따라, 사전 비정질화 주입(PAI) 공정이, 불순물 채널링 효과(dopant channeling effect)를 감소시키기 위해 그리고 불순물 활성화를 향상시키기 위해 실행된다. 일부 실시예에서, 실리콘, 게르마늄 또는 탄소가 사용된다. 일부 다른 실시예에서, 네온, 아르곤, 크립톤, 제논, 및/또는 라돈과 같은 불활성 기체가 사용된다.
사전 비정질화 주입(PAI) 공정은, 후속적으로 도핑되는 불순물들이 결정 격자 구조물 내부의 공간들을 통해 채널링되는 것을 그리고 요구되는 깊이 보다 더 깊게 도달하는 것을 방지한다. 노출되는 그리고 개구들(312)의 바닥들(312b)에 위치하게 되는 스트레서들(190)의 부분들이, 사전 비정질화 주입(PAI) 공정의 결과로서, 비결정질 상태로 변하게 된다.
도 1m에 도시된 바와 같이, 살리사이데이션[salicidation: self-aligned silicidation(자기 정렬 규화)] 공정이, 일부 실시예에 따라, 스트레서들(190) 상에/내에 금속 규화물 영역들(192)을 형성하기 위해 실행된다. 일부 실시예에 따라, 금속 규화물 영역들(192)의 재료는 니켈 규화물로 이루어진다.
일부 실시예에서, 금속 규화물 영역들(192)은, 규화물 재료 또는 적당한 금속 재료로 이루어진다. 일부 실시예에 따른, 적당한 금속 재료는, 코발트(Co), 백금(Pt), 티타늄(Ti), 이테르븀(Yb), 몰리브덴(Mo), 에르븀(Er), 또는 이들의 조합을 포함한다. 일부 실시예에서, 살리사이데이션 공정은 실행되지 않는다.
도 1m에 도시된 바와 같이, 도전 층(320)이, 일부 실시예에 따라, 보호 층(290) 상에 성막되며 그리고 금속 규화물 영역들(192)을 전기적으로 접촉시키기 위해 개구들(312) 내로 채워진다. 도전 층(320)은, 예를 들어, PVD 공정 또는 다른 적당한 공정들에 의해 형성된다. 도전 층(320)은, 예를 들어, 텅스텐 또는 다른 적당한 도전성 재료들로 이루어진다.
도 1n에 도시된 바와 같이, 평탄화 공정이, 일부 실시예에 따라, 개구들(312) 외부의 도전 층(320) 및 유전체 스페이서 라이너 층(314), 그리고 보호 층(290)을 제거하기 위해 실행된다. 일부 실시예에 따라, 평탄화 공정은, 화학적 기계적 폴리싱(CMP) 공정을 포함한다.
화학적 기계적 폴리싱(CMP) 공정 이후에, 일부 실시예에 따라, 개구부들(312) 내에 남아있는 도전 층(320)은 컨택 구조물들(322a, 322b)을 형성한다. 일부 실시예에 따라, 컨택 구조물들(322a, 322b)은 도전성 컨택 플러그들로서 또한 지칭된다. 컨택 구조물들(322a, 322b)은, 그 아래의 금속 규화물 영역들(192) 및 상응하는 무겁게 도핑된 영역들(112)(즉, 소스/드레인 영역)에 전기적으로 연결된다. 화학적 기계적 폴리싱(CMP) 공정 이후에, 일부 실시예에 따라, 컨택 구조물들(322a, 322b), 유전체 스페이서 라이너 층(314), 및 에칭 정지 층(280)은 동일 평면 상에 놓인다.
도 1o에 도시된 바와 같이, 유전체 층(330)이, 일부 실시예에 따라, 에칭 정지 층(280), 컨택 구조물들(322a, 322b), 및 유전체 스페이서 라이너 층(314) 위에 성막된다. 일부 실시예에 따라, 패턴화되지 않은 유전체 층(330)은 또한, 유전체 재료 층으로서 지칭된다.
일부 실시예에 따라, 유전체 층(330)은, 실리콘 산화물, 실리콘 산화질화물, 붕소규산염 유리(BSG), 인 함유 규산염 유리(PSG), 붕소인규산염 유리(BPSG), 불화 규산염 유리(FSG), 저 유전상수 재료, 다공성 유전체 재료, 또는 이들의 조합을 포함한다. 일부 실시예에 따라, 유전체 층(330)은, CVD 공정, HDPCVD 공정, 스핀-온 공정, 스퍼터링 공정, 또는 이들의 조합을 사용하여 성막된다.
도 1o에 도시된 바와 같이, 에칭 정지 층(340)이, 일부 실시예에 따라, 유전체 층(330) 위에 성막된다. 일부 실시예에 따라, 에칭 정지 층(340)은 유전체 재료를 포함한다. 일부 실시예에 따라, 에칭 정지 층(340)은 산화물 또는 질화물을 포함한다.
도 2aa 내지 도 2ea는, 일부 실시예에 따른, 반도체 소자 구조물을 형성하기 위한 프로세스의 다양한 단계들에 대한 단면도들이다. 도 2ab 내지 도 2eb는, 일부 실시예에 따른, 반도체 소자 구조물을 형성하기 위한 프로세스의 다양한 단계들에 대한 평면도들이다. 도 2aa 내지 도 2ea는, 일부 실시예에 따른, 도 2ab 내지 도 2eb에 도시된 I-I' 선들을 따르는, 반도체 소자 구조물을 형성하기 위한 프로세스의 다양한 단계들에 대한 단면도들이다.
도 2aa 내지 도 2ab에 도시된 바와 같이, 도 1o의 단계 이후에, 유전체 층(330) 및 에칭 정지 층(340)의 부분들이, 일부 실시예에 따라, 트렌치들(T1, T2)을 형성하기 위해 제거된다. 일부 실시예에 따라, 트렌치들(T1, T2)은 모두, 유전체 층(330) 및 에칭 정지 층(340)을 통과한다. 일부 실시예에 따라, 트렌치들(T1, T2)은, 개별적으로 컨택 구조물들(322a, 322b)을 노출시킨다. 일부 실시예에 따라, 트렌치(T1) 또는 트렌치(T2)는 에칭 정지 층(280)의 일부를 노출시킨다. 일부 실시예에 따라, 제거 공정은 건식 에칭 공정을 포함한다. 일부 실시예에 따라, 건식 에칭 공정은 플라즈마 에칭 공정을 포함한다.
도 2ba 내지 도 2bb에 도시된 바와 같이, 마스크 층(350)이, 일부 실시예에 따라, 에칭 정지 층(340) 위에 형성된다. 일부 실시예에 따라, 마스크 층(350)은, 에칭 정지 층(340) 및 컨택 구조물들(322a, 322b)을 노출시키는 개구(352)를 갖는다. 일부 실시예에 따라, 마스크 층(350)은, 포토레지스트 재료를 포함한다. 일부 실시예에 따라, 마스크 층(350)은, 코팅 공정 및 포토리소그래피 공정을 사용하여 형성된다.
도 2ba, 도 2bb, 도 2ca 및 도 2cb에 도시된 바와 같이, 개구(352) 아래의 에칭 정지 층(340), 유전체 층(330), 에칭 정지 층(280), 유전체 스페이서 라이너 층(314)의 부분들이, 일부 실시예에 따라, 개구(352)를 통해 제거된다. 제거 공정 이후에, 일부 실시예에 따라, 개구(P)가, 에칭 정지 층(340), 유전체 층(330), 및 에칭 정지 층(280) 내에 형성된다. 일부 실시예에 따라, 개구(P)는, 에칭 정지 층(340), 유전체 층(330), 및 에칭 정지 층(280)을 통과한다.
일부 실시예에 따라, 개구(P)는, 게이트(G), 게이트 유전체 층(250), 보호 층(160), 스페이서들(180), 컨택 에칭 정지 층(230), 컨택 구조물들(322a, 322b), 및 유전체 스페이서 라이너 층(314)의 부분들을 노출시킨다. 일부 실시예에 따라, 개구(P)는, 컨택 구조물들(322a, 322b)의 상면들(322c) 및 측벽들(322d)을 노출시킨다. 일부 실시예에 따라, 개구(P)는, 트렌치들(T1, T2)을 연결한다. 일부 실시예에 따라, 제거 공정은 건식 에칭 공정을 포함한다. 일부 실시예에 따라, 건식 에칭 공정은, 플라즈마 에칭 공정을 포함한다. 이후에, 일부 실시예에 따라, 마스크 층(350)은 제거된다.
도 2da 내지 도 2db에 도시된 바와 같이, 도전 층(360)이, 일부 실시예에 따라, 개구(P)를 채우기 위해 에칭 정지 층(340) 위에 형성된다. 일부 실시예에 따라, 도전 층(360)은, 게이트(G), 게이트 유전체 층(250), 보호 층(160), 스페이서들(180), 컨택 에칭 정지 층(230), 컨택 구조물들(322a, 322b), 및 유전체 스페이서 라이너 층(314)과 직접적 접촉 상태에 놓인다. 도전 층(360)은, 텅스텐 또는 다른 적당한 전도성 재료를 포함한다. 도전 층(360)은, PVD 공정 또는 다른 적당한 공정을 사용하여 형성된다.
도 2ea 내지 도 2eb에 도시된 바와 같이, 개구(P) 및 트렌치들(T1, T2) 외부의 도전 층(360)은, 일부 실시예에 따라, 제거된다. 일부 실시예에 따라, 제거 공정은 평탄화 공정을 포함한다. 일부 실시예에 따라, 평탄화 공정은 화학적 기계적 폴리싱 공정을 포함한다. 이 단계에서, 일부 실시예에 따라, 반도체 소자 구조물(300)이 실질적으로 형성된다.
일부 실시예에 따라, 도전 층(360)은 연결 부분(362) 및 도전 배선들(364, 366)을 갖는다. 일부 실시예에 따라, 연결 부분(362)은 개구(P) 내에 위치하게 되며 그리고 도전 배선들(364, 366)에 연결된다.
일부 실시예에 따라, 연결 부분(362)은, 게이트(G) 및 컨택 구조물들(322a, 322b)에 연결된다. 일부 실시예에 따라, 연결 부분(362)(또는 도전 층(360))은, 게이트(G) 및 컨택 구조물들(322a, 322b)을 가로질러 연장된다. 일부 실시예에 따라, 게이트(G) 위의 연결 부분(362)(또는 도전 층(360))은, 활성 영역(A1) 위에 놓인다.
일부 실시예에서, 연결 부분(362)의 일부 또는 전체 연결 부분(362)이, 일부 실시예에 따라, 도전 배선들(364, 366) 사이에 위치하게 된다. 일부 실시예에 따라, 도전 배선들(364, 366)은, 개별적으로 트렌치들(T1, T2) 내에 위치하게 된다. 일부 실시예에 따라, 도전 배선들(364, 366)은, 개별적으로 컨택 구조물들(322a, 322b)과 중첩된다. 일부 실시예에서, 도전 층(360)은, H-자 형상을 갖는다. 일부 다른 실시예에서, 도전 배선들(364, 366)은 형성되지 않는다.
일부 실시예에서, 도전 층(360) (또는 연결 부분(362))은 폭(W1)을 갖는다. 일부 실시예에서, 게이트(G)는 폭(W2)을 갖는다. 일부 실시예에서, 컨택 구조물(322a)은 폭(W3)을 가지며, 그리고 컨택 구조물(322b)은 폭(W4)을 갖는다. 일부 실시예에서, 폭(W1)은 폭들(W2, W3, 및 W4)의 합계보다 크다. 일부 실시예에서, 게이트(G) 위의 도전 층(360)은 게이트(G)의 폭(W2)보다 큰 길이(L)를 갖는다.
일부 실시예에 따라, 개구(P) 내의 도전 층(360)은, 게이트(G)를 컨택 구조물들(322a, 322b)에 전기적으로 연결한다. 따라서, 게이트(G)는, 도전 층(360) 및 컨택 구조물들(322a, 322b)을 통해, 무겁게 도핑된 영역들(112)(즉, 소스 영역 및 드레인 영역)에 전기적으로 연결된다.
일부 실시예에서, 컨택 개구들(312), 트렌치들(T1, T2), 및/또는 개구(P)의 형성은, 플라즈마 에칭 공정들을 포함한다. 플라즈마 에칭 공정들은, 반도체 소자 구조물(300)의 정전기적 충전(electrostatic charging)을 초래할 수 있을 것이다. 도전 층(360)은, 게이트(G)[및 게이트(G) 또는 도전 층(360)에 인접한 유전체 층들]로부터 컨택 구조물들(322a, 322b) 및 무겁게 도핑된 영역들(112)로 그리고 접지되는 반도체 기판(110)을 경유하여 접지로, 정전하를 전도할 수 있다. 따라서, 도전 층(360)은, 반도체 소자 구조물(300)의 정전기적 충전을 효과적으로 감소시킬 수 있다.
일부 실시예에서, 유전체 스페이서 라이너 층(314)의 부분들이 개구(P) 형성 도중에 제거되기 때문에, 컨택 구조물들(322a, 322b)의 측벽들(322d)의 부분들이 개구(P)에 의해 노출된다. 따라서, 도전 층(360)(또는 연결 부분(362))은, 일부 실시예에 따라, 컨택 구조물들(322a, 322b)의 상면들(322c)과 직접적인 접촉 상태에 놓일 뿐만 아니라, 컨택 구조물들(322a, 322b)의 측벽들(322d)과도 직접적인 접촉 상태에 놓인다. 결과적으로, 도전 층(360)과 컨택 구조물들(322a, 322b) 사이의 전기적 접촉 면적이 확대되며, 이것은 도전 층(360)과 컨택 구조물들(322a, 322b) 사이의 전기적 저항을 감소시킨다.
일부 실시예에서, 접지 구조물(370)이, 일부 실시예에 따라, 도전 층(360), 게이트(G), 및 컨택 구조물들(322a, 322b)을 포함한다. 일부 실시예에서, 접지 구조물(370)은, 일부 실시예에 따라, 무겁게 도핑된 영역들(112), 스트레서들(190), 금속 규화물 영역들(192), 유전체 스페이서 라이너 층(314), 스페이서들(180), 스페이서 산화물 층들(210), 보호 층(160), 및/또는 게이트 유전체 층(250)을 더 포함한다.
도 3a는, 일부 실시예에 따른, 도 2ea의 반도체 소자 구조물(300)의 평면도이다. 도 3b는, 일부 실시예에 따른, 도 3a의 I-I' 절단선을 따라 반도체 소자 구조물(300)을 예시한 단면도이다. 도 3c는, 일부 실시예에 따른, 도 3a의 II-II' 절단선을 따라 반도체 소자 구조물(300)을 예시한 단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 반도체 소자 구조물(300)은, 일부 실시예에 따라, 반도체 기판(110)의 활성 영역들(A2) 위에 형성되는 트랜지스터들(380)을 더 포함한다. 절연 구조물(120)은, 일부 실시예에 따라, 활성 영역들(A2)을 둘러싼다. 단순함을 위해, 도 3a 내지 도 3c는 단지, 일부 실시예에 따른, 트랜지스터들(380) 중 하나 및 활성 영역들(A2) 중 하나만을 도시한다는 것을, 알아야 한다.
각각의 트랜지스터들(380)은, 일부 실시예에 따라, 접지 구조물(370)의 그것과 유사한, 게이트(G), 컨택 구조물들(322a, 322b), 무겁게 도핑된 영역들(112), 및 게이트 유전체 층(250)을 포함한다. 일부 실시예에서, 각각의 트랜지스터들(380)은, 접지 구조물(370)의 그것과 유사한, 스트레서들(190), 금속 규화물 영역들(192), 유전체 스페이서 라이너 층(314), 스페이서들(180), 스페이서 산화물 층들(210), 보호 층(160)을 더 포함한다. 동일한 참조 번호를 갖는 트랜지스터들(380) 및 접지 구조물(370)의 요소들은, 동일한 단계에서 형성될 수 있을 것이다.
일부 실시예에 따라, 트랜지스터(380)는 도전 배선들(412, 414) 및 도전 구조물(416)을 포함한다. 일부 실시예에 따라, 도전 배선들(412, 414)은, 유전체 층(330) 및 에칭 정지 층(340)을 통과한다. 일부 실시예에 따라, 도전 배선들(412, 414)은, 트랜지스터(380)의 컨택 구조물들(322a, 322b)과 중첩된다. 일부 실시예에 따라, 도전 배선(412)은, 컨택 구조물(322a)에 전기적으로 연결된다. 일부 실시예에 따라, 도전 배선(414)은, 컨택 구조물(322b)에 전기적으로 연결된다.
일부 실시예에 따라, 도전 구조물(416)은, 에칭 정지 층(280), 유전체 층(330), 및 에칭 정지 층(340)을 통과한다. 일부 실시예에 따라, 도전 구조물(416)은, 게이트(G)와 중첩되며 그리고 게이트(G)에 전기적으로 연결된다. 일부 실시예에 따라, 전체 도전 구조물(416)은, 절연 구조물(120) 위에 놓인다. 접지 구조물(370)의 도전 층(360)이 반도체 소자 구조물(300)의 정전기적 충전을 효과적으로 감소시킬 수 있기 때문에, 트랜지스터들(380)의 전기적 성능이 개선된다.
도전 층(360)은, 아래에 예시적으로 설명되는 바와 같이, 일부 변형들을 구비할 수 있다.
도 4a는, 일부 실시예에 따른, 반도체 소자 구조물(400)의 평면도이다. 도 4b는, 일부 실시예에 따른, 도 4a의 4B-4B' 절단선을 따라 반도체 소자 구조물(400)을 예시한 단면도이다. 도 4c는, 일부 실시예에 따른, 도 4a의 4C-4C' 절단선을 따라 반도체 소자 구조물(400)을 예시한 단면도이다.
도 4a 내지 도 4c에 도시된 바와 같이, 반도체 소자 구조물(400)은, 반도체 소자 구조물(400)의 도전 층(360)의 연결 부분(362)이, 일부 실시예에 따라, 절연 구조물(120) 위에 위치하게 된다는 것을 제외하고, 도 2ea 및 도 2eb의 반도체 소자 구조물(300)과 유사하다. 일부 실시예에 따라, 반도체 소자 구조물(400)의 전체 연결 부분(362)이, 절연 구조물(120) 위에 위치하게 된다. 일부 실시예에 따라, 게이트(G) 위의 연결 부분(362)이, 절연 구조물(120) 위에 위치하게 된다.
도 5a는, 일부 실시예에 따른, 반도체 소자 구조물(500)의 평면도이다. 도 5b는, 일부 실시예에 따른, 도 5a의 5B-5B' 절단선을 따라 반도체 소자 구조물(500)을 예시한 단면도이다.
도 5a 및 도 5b에 도시된 바와 같이, 반도체 소자 구조물(500)은, 반도체 소자 구조물(500)의 도전 층(360)이, 일부 실시예에 따라, 더미 게이트 스택 구조물(510) 상으로 추가로 연장된다는 것을 제외하고, 도 2ea 및 도 2eb의 반도체 소자 구조물(300)과 유사하다.
더미 게이트 스택 구조물(510)은, 더미 게이트 스택 구조물(510)이, 일부 실시예에 따라, 절연 구조물(120) 위에 주로 위치하게 된다는 것을 제외하고, (도 1j에 도시된 바와 같은) 반도체 소자 구조물(300)의 게이트 스택 구조물(S)과 유사하다. 일부 실시예에 따라, 더미 게이트 스택 구조물(510)의 전체 게이트(G)이, 절연 구조물(120) 위에 위치하게 된다.
일부 실시예에 따라, 도전 층(360)은, 컨택 구조물들(322a, 322b) 및 더미 게이트 스택 구조물(510)과 게이트 스택 구조물(S)의 게이트들(G)을 가로질러 연장된다. 일부 실시예에 따라, 도전 층(360)은, 컨택 구조물들(322a, 322b) 및 더미 게이트 스택 구조물(510)과 게이트 스택 구조물(S)의 게이트들(G)과 전기적으로 연결된다.
도전 층(360)은, 더미 게이트 스택 구조물(510)과 게이트 스택 구조물(S)의 게이트들(G)로부터 컨택 구조물들(322a, 322b) 및 무겁게 도핑된 영역들(112)로 그리고 접지되는 반도체 기판(110)을 경유하여 접지로, 정전하를 전도할 수 있다.
일부 실시예에 따라, 도전 층(360)은, 컨택 구조물들(322a, 322b), 더미 게이트 스택 구조물(510)과 게이트 스택 구조물(S)의 게이트들(G), 활성 영역(A1), 및 절연 구조물(120) 위에 위치하게 된다. 일부 실시예에 따라, 컨택 구조물(322b)의 일부가, 연결 부분(362) 내로 관통한다.
도 6a는, 일부 실시예에 따른, 반도체 소자 구조물(600)의 평면도이다. 도 6b는, 일부 실시예에 따른, 도 6a의 6B-6B' 절단선을 따라 반도체 소자 구조물(600)을 예시한 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이, 반도체 소자 구조물(600)은, 반도체 소자 구조물(600)의 도전 층(360)이, 일부 실시예에 따라, 다른 접지 구조물(370a) 상으로 추가로 연장된다는 것을 제외하고, 도 5a 및 도 5b의 반도체 소자 구조물(500)과 유사하다. 절연 구조물(120)은 활성 영역(A2)을 추가로 둘러싸며, 그리고 접지 구조물(370a)은 활성 영역(A2) 위에 위차하게 된다.
일부 실시예에 따라, 접지 구조물(370a)은 접지 구조물(370)과 유사하며, 그리고 도전 층(360)은 접지 구조물(370, 370a)의 공통 도전층이다. 일부 실시예에 따라, 도전 층(360)은, 접지 구조물(370, 370a)의 컨택 구조물들(322a, 322b) 및 게이트들(G)을 가로질러 연장된다.
일부 실시예에 따라, 도전 층(360)은, 접지 구조물(370, 370a)의 컨택 구조물들(322a, 322b) 및 게이트들(G)에 전기적으로 연결된다. 일부 실시예에 따라, 컨택 구조물들(322a, 322b)의 부분들이 연결 부분(362) 내로 관통한다.
도전 층(360)은, 더미 게이트 스택 구조물(510)과 접지 구조물(370, 370a)의 게이트들(G)로부터 컨택 구조물들(322a, 322b) 및 무겁게 도핑된 영역들(112)로 그리고 접지되는 반도체 기판(110)을 경유하여 접지로, 정전하를 전도할 수 있다.
도 7a는, 일부 실시예에 따른, 반도체 소자 구조물(700)의 평면도이다. 도 7b는, 일부 실시예에 따른, 도 7a의 7B-7B' 절단선을 따라 반도체 소자 구조물(700)을 예시한 단면도이다. 도 7c는, 일부 실시예에 따른, 도 7a의 7C-7C' 절단선을 따라 반도체 소자 구조물(700)을 예시한 단면도이다. 도 7d는, 일부 실시예에 따른, 도 7a의 7D-7D' 절단선을 따라 반도체 소자 구조물(700)을 예시한 단면도이다.
도 7a 내지 도 7d에 도시된 바와 같이, 반도체 소자 구조물(700)은, 도전 배선들(364, 366)이, 일부 실시예에 따라, 반도체 기판(110)의 활성 영역(A2) 위의 다른 접지 구조물(370a) 상으로 추가로 연장된다는 것을 제외하고, 도 4a 및 도 4b의 반도체 소자 구조물(400)과 유사하다. 일부 실시예에 따라, 도전 배선(364)이, 접지 구조물들(370, 370a)의 컨택 구조물들(322a)에 연결된다.
일부 실시예에 따라, 도전 배선(366)이, 접지 구조물들(370, 370a)의 컨택 구조물들(322b)에 연결된다. 일부 실시예에 따라, 도전 층(360)은, 게이트(G)를 접지 구조물들(370, 370a)의 무겁게 도핑된 영역들(112)에 전기적으로 연결한다. 일부 실시예에 따라, 도전 층(360)은, 접지 구조물들(370, 370a)의 공통 도전 층이다.
일부 실시예에 따라, 반도체 소자 구조물들 및 이를 형성하기 위한 방법들이 제공된다. (반도체 소자 구조물을 형성하기 위한) 방법들은, 게이트를 반도체 기판 위의 컨택 구조물들에 전기적으로 연결하기 위해 도전 층을 형성한다. 따라서, 도전 층은 정전하를 게이트로부터 컨택 구조물들 및 반도체 기판을 경유하여 접지로 전도할 수 있다. 결과적으로, 도전 층은, 반도체 소자 구조물의 정전기적 충전을 효과적으로 감소시키며, 이는 반도체 소자 구조물의 전기적 성능을 개선한다.
일부 실시예에 따라, 반도체 소자 구조물이 제공된다. 반도체 소자 구조물은, 제1 소스 영역 및 제1 드레인 영역을 구비하는 기판을 포함한다. 반도체 소자 구조물은, 기판 위의 그리고 제1 소스 영역과 제1 드레인 영역 사이의 제1 게이트를 포함한다. 반도체 소자 구조물은, 제1 소스 영역 위의 제1 컨택 구조물을 포함한다. 제1 컨택 구조물은 제1 소스 영역에 전기적으로 연결된다. 반도체 소자 구조물은, 제1 드레인 영역 위의 제2 컨택 구조물을 포함한다. 제2 컨택 구조물은 제1 드레인 영역에 전기적으로 연결된다. 반도체 소자 구조물은, 제1 게이트를 제1 컨택 구조물 및 제2 컨택 구조물에 전기적으로 연결하는, 도전 층을 포함한다.
일부 실시예에 따라, 반도체 소자 구조물이 제공된다. 반도체 소자 구조물은, 소스 영역 및 드레인 영역을 구비하는 기판을 포함한다. 반도체 소자 구조물은, 기판 위의 그리고 소스 영역과 드레인 영역 사이의 제1 게이트를 포함한다. 반도체 소자 구조물은, 소스 영역 위의 제1 컨택 구조물을 포함한다. 제1 컨택 구조물은 소스 영역에 전기적으로 연결된다. 반도체 소자 구조물은, 드레인 영역 위의 제2 컨택 구조물을 포함한다. 제2 컨택 구조물은 드레인 영역에 전기적으로 연결된다. 반도체 소자 구조물은, 제1 게이트를 제1 컨택 구조물 및 제2 컨택 구조물에 전기적으로 연결하는, 도전 층을 포함한다. 도전 층은 제1 폭을 구비하고, 게이트는 제2 폭을 구비하며, 제1 컨택 구조물을 제3 폭을 구비하고, 제2 컨택 구조물은 제4 폭을 구비하며, 그리고 제1 폭은, 제2 폭, 제3 폭 및 제4 폭의 합계 보다 더 크다.
일부 실시예에 따라, 반도체 소자 구조물을 형성하는 방법이 제공된다. 방법은, 기판 위에, 게이트, 제1 유전체 층, 제1 컨택 구조물, 및 제2 컨택 구조물을 형성하는 단계를 포함한다. 기판은, 게이트의 2개의 대향하는 측부에 소스 영역 및 드레인 영역을 구비한다. 제1 컨택 구조물 및 제2 컨택 구조물이, 개별적으로 소스 영역 및 드레인 영역 위에 놓인다. 제1 유전체 층은, 게이트, 제1 컨택 구조물, 및 제2 컨택 구조물을 둘러싼다. 방법은, 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계를 포함한다. 제2 유전체 층은, 게이트, 제1 컨택 구조물, 및 제2 컨택 구조물을 노출시키는, 개구를 구비한다. 방법은, 게이트를 제1 컨택 구조물 및 제2 컨택 구조물에 전기적으로 연결하기 위해, 개구 내에 도전 층을 형성하는 단계를 포함한다.
이상의 설명은, 당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록, 여러 실시예들에 대한 특징들을 개략적으로 기술한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을, 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을, 인식해야 할 것이다.

Claims (10)

  1. 반도체 소자 구조물로서,
    제1 소스 영역 및 제1 드레인 영역을 구비하는 기판;
    상기 기판 위의 그리고 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 제1 게이트;
    상기 제1 소스 영역 위의 제1 컨택 구조물로서, 상기 제1 소스 영역에 전기적으로 연결되는 것인, 제1 컨택 구조물;
    상기 제1 드레인 영역 위의 제2 컨택 구조물로서, 상기 제1 드레인 영역에 전기적으로 연결되는 것인, 제2 컨택 구조물; 및
    상기 제1 게이트를 상기 제1 컨택 구조물 및 상기 제2 컨택 구조물에 전기적으로 연결하는, 도전 층
    을 포함하고,
    상기 도전 층은 상기 제1 및 제2 컨택 구조물들의 상면들과, 그리고 상기 제1 및 제2 컨택 구조물들 각각의 측벽의 적어도 일부와 직접 접촉하는 것인, 반도체 소자 구조물.
  2. 제 1항에 있어서,
    상기 기판 내에 있으며 그리고 상기 기판의 활성 영역을 둘러싸는 절연 구조물을 더 포함하고,
    상기 제1 소스 영역 및 상기 제1 드레인 영역은 상기 활성 영역 내에 있으며, 그리고 상기 제1 게이트 위의 상기 도전 층은 상기 활성 영역 또는 상기 절연 구조물 위에 있는 것인, 반도체 소자 구조물.
  3. 제 1항에 있어서,
    상기 기판 위의 제2 게이트를 더 포함하며,
    상기 도전 층은, 상기 제2 게이트, 상기 제1 게이트, 상기 제1 컨택 구조물, 및 상기 제2 컨택 구조물을 가로질러 연장되며, 그리고 상기 도전 층은 상기 제2 게이트에 전기적으로 연결되는 것인, 반도체 소자 구조물.
  4. 제 1항에 있어서,
    상기 기판은 제2 소스 영역 및 제2 드레인 영역을 더 구비하며, 그리고 상기 도전 층은 상기 제1 게이트를 상기 제2 소스 영역 및 상기 제2 드레인 영역에 전기적으로 연결하는 것인, 반도체 소자 구조물.
  5. 반도체 소자 구조물로서,
    소스 영역 및 드레인 영역을 구비하는 기판;
    상기 기판 위의 그리고 상기 소스 영역과 상기 드레인 영역 사이의 제1 게이트;
    상기 소스 영역 위의 제1 컨택 구조물로서, 상기 소스 영역에 전기적으로 연결되는 것인, 제1 컨택 구조물;
    상기 드레인 영역 위의 제2 컨택 구조물로서, 상기 드레인 영역에 전기적으로 연결되는 것인, 제2 컨택 구조물; 및
    상기 제1 게이트를 상기 제1 컨택 구조물 및 상기 제2 컨택 구조물에 전기적으로 연결하는, 도전 층
    을 포함하며,
    상기 도전 층은 제1 폭을 구비하고, 상기 제1 게이트는 제2 폭을 구비하며, 상기 제1 컨택 구조물은 제3 폭을 구비하고, 상기 제2 컨택 구조물은 제4 폭을 구비하며, 그리고 상기 제1 폭은, 상기 제2 폭, 상기 제3 폭 및 상기 제4 폭의 합계 보다 더 크고,
    상기 도전 층은 상기 제1 및 제2 컨택 구조물들의 상면들과, 그리고 상기 제1 및 제2 컨택 구조물들 각각의 측벽의 적어도 일부와 직접 접촉하는 것인, 반도체 소자 구조물.
  6. 제 5항에 있어서
    상기 제1 게이트 위의 상기 도전 층은 상기 제1 게이트의 상기 제2 폭 보다 더 큰 길이를 구비하는 것인, 반도체 소자 구조물.
  7. 제 5항에 있어서
    상기 도전 층은 제1 도전 배선 및 제2 도전 배선을 포함하고, 상기 제1 도전 배선은 상기 제1 컨택 구조물과 중첩되며 그리고 상기 제2 도전 배선은 상기 제2 컨택 구조물과 중첩되는 것인, 반도체 소자 구조물.
  8. 반도체 소자 구조물을 형성하는 방법으로서,
    기판 위에, 게이트, 제1 유전체 층, 제1 컨택 구조물, 및 제2 컨택 구조물을 형성하는 단계로서, 상기 기판은, 상기 게이트의 2개의 대향하는 측부에 소스 영역 및 드레인 영역을 구비하고, 상기 제1 컨택 구조물 및 제2 컨택 구조물은, 개별적으로 상기 소스 영역 및 상기 드레인 영역 위에 놓이며, 그리고 상기 제1 유전체 층은, 상기 게이트, 상기 제1 컨택 구조물, 및 상기 제2 컨택 구조물을 둘러싸는 것인, 기판 위에, 게이트, 제1 유전체 층, 제1 컨택 구조물, 및 제2 컨택 구조물을 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계로서, 상기 제2 유전체 층은, 상기 게이트, 상기 제1 컨택 구조물, 및 상기 제2 컨택 구조물을 노출시키는 개구를 구비하는 것인, 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계; 및
    상기 게이트를 상기 제1 컨택 구조물 및 상기 제2 컨택 구조물에 전기적으로 연결하기 위해, 상기 개구 내에 도전 층을 형성하는 단계
    를 포함하고,
    상기 도전 층은 상기 제1 및 제2 컨택 구조물들의 상면들과, 그리고 상기 제1 및 제2 컨택 구조물들 각각의 측벽의 적어도 일부와 직접 접촉하는 것인, 반도체 소자 구조물 형성 방법.
  9. 제 8항에 있어서,
    상기 제2 유전체 층 형성 단계는,
    상기 제1 유전체 층, 상기 게이트, 상기 제1 컨택 구조물, 및 상기 제2 컨택 구조물 위에 제2 유전체 재료 층을 성막하는 단계; 및
    상기 개구를 형성하기 위해 상기 제2 유전체 재료 층의 일부를 제거하는 단계
    를 포함하는 것인, 반도체 소자 구조물 형성 방법.
  10. 제 8항에 있어서,
    상기 제2 유전체 층 형성 단계 이전에, 상기 게이트 및 상기 제1 유전체 층 위에 에칭 정지 층을 형성하는 단계를 더 포함하며, 그리고
    상기 제2 유전체 층 형성 단계는,
    상기 에칭 정지 층, 상기 제1 컨택 구조물, 및 상기 제2 컨택 구조물 위에 제2 유전체 재료 층을 성막하는 단계; 및
    상기 개구를 형성하기 위해 상기 제2 유전체 재료 층의 일부 및 이 일부 아래의 상기 에칭 정지 층을 제거하는 단계
    를 포함하는 것인, 반도체 소자 구조물 형성 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11715639B2 (en) * 2016-11-29 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
CN108630533B (zh) * 2017-03-17 2021-09-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10157774B1 (en) * 2017-07-25 2018-12-18 Globalfoundries Inc. Contact scheme for landing on different contact area levels
US11799001B2 (en) * 2021-03-09 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080116496A1 (en) * 2006-11-21 2008-05-22 Kuo-Chyuan Tzeng Integrating a DRAM with an SRAM having butted contacts and resulting devices
US20130178024A1 (en) * 2012-01-09 2013-07-11 Globalfoundries Inc. In Situ Doping and Diffusionless Annealing of Embedded Stressor Regions in PMOS and NMOS Devices

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
US5701024A (en) * 1995-10-05 1997-12-23 Cypress Semiconductor Corp. Electrostatic discharge (ESD) protection structure for high voltage pins
JPH11204729A (ja) * 1998-01-12 1999-07-30 Mitsubishi Electric Corp 半導体装置
US6309918B1 (en) * 1998-09-21 2001-10-30 Motorola, Inc. Manufacturable GaAs VFET process
JP2001044294A (ja) * 1999-08-02 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6566685B2 (en) * 2000-04-12 2003-05-20 Casio Computer Co., Ltd. Double gate photo sensor array
US20030071310A1 (en) * 2001-10-11 2003-04-17 Salling Craig T. Method to increase substrate potential in MOS transistors used in ESD protection circuits
DE10314503B4 (de) * 2003-03-31 2008-07-31 Advanced Micro Devices, Inc., Sunnyvale Verbesserte integrierte Halbleiterstruktur für Zuverlässigkeitsprüfungen von Dielektrika
US6905919B2 (en) * 2003-07-29 2005-06-14 Chartered Semiconductor Manufacturing Ltd. Method of forming a partially depleted silicon on insulator (PDSOI) transistor with a pad lock body extension
US8188550B2 (en) * 2007-12-27 2012-05-29 Globalfoundries Singapore Pte. Ltd. Integrated circuit structure with electrical strap and its method of forming
US8021971B2 (en) * 2009-11-04 2011-09-20 International Business Machines Corporation Structure and method to form a thermally stable silicide in narrow dimension gate stacks
US8513723B2 (en) * 2010-01-19 2013-08-20 International Business Machines Corporation Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip
US8253167B2 (en) 2010-01-26 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming antimony-based FETs monolithically
KR101121858B1 (ko) * 2010-04-27 2012-03-21 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2013008715A (ja) * 2011-06-22 2013-01-10 Semiconductor Components Industries Llc 半導体装置
US8709890B2 (en) * 2011-12-12 2014-04-29 International Business Machines Corporation Method and structure for forming ETSOI capacitors, diodes, resistors and back gate contacts
US9024369B2 (en) 2012-12-18 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal shield structure and methods for BSI image sensors
TWI576959B (zh) 2013-01-10 2017-04-01 聯華電子股份有限公司 形成具有接觸插栓的半導體結構的方法
US9548238B2 (en) * 2013-08-12 2017-01-17 Globalfoundries Inc. Method of manufacturing a semiconductor device using a self-aligned OPL replacement contact and patterned HSQ and a semiconductor device formed by same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080116496A1 (en) * 2006-11-21 2008-05-22 Kuo-Chyuan Tzeng Integrating a DRAM with an SRAM having butted contacts and resulting devices
US20130178024A1 (en) * 2012-01-09 2013-07-11 Globalfoundries Inc. In Situ Doping and Diffusionless Annealing of Embedded Stressor Regions in PMOS and NMOS Devices

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