KR101531742B1 - 로직 트랜지스터들과 집적된 프로그램가능 하이-케이/금속 게이트 메모리 트랜지스터들을 위한 스페이서 및 게이트 유전체 구조 및 그 구조를 형성하는 방법 - Google Patents

로직 트랜지스터들과 집적된 프로그램가능 하이-케이/금속 게이트 메모리 트랜지스터들을 위한 스페이서 및 게이트 유전체 구조 및 그 구조를 형성하는 방법 Download PDF

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Abstract

메모리 디바이스를 제조하는 방법이 제공되는데, 이 방법은 반도체 기판 위에 배치되는(overlying) 층이진(layered) 게이트 스택을 형성하고 상기 층이진 게이트 스택의 하이-케이 게이트 유전체층 상에서 중지하는 금속 전극층을 패터닝하여 상기 반도체 기판 상에 제1 금속 게이트 전극(16) 및 제2 금속 게이트 전극(21)을 제공하는 것으로부터 시작될 수 있다. 그 다음 공정 시퀀스에서, 하이-케이 게이트 유전체층(12)의 일부분 위에 배치되는 상기 제1 금속 게이트 전극 상에 적어도 하나의 스페이서(55)가 형성되는데, 여기서 상기 하이-케이 게이트 유전체층의 나머지 부분이 노출된다. 상기 하이-케이 게이트 유전체층의 상기 나머지 부분은 식각되어 상기 제1 금속 게이트 전극의 측벽을 넘어서 연장되는 부분을 갖는 제1 하이-케이 게이트 유전체(17) 및 상기 제2 금속 게이트 전극의 측벽에 정렬되는 에지를 갖는 제2 하이-케이 게이트 유전체(22)를 제공한다. 전자들은 스페이서(55)에 트랩될 수 있다.

Description

로직 트랜지스터들과 집적된 프로그램가능 하이-케이/금속 게이트 메모리 트랜지스터들을 위한 스페이서 및 게이트 유전체 구조 및 그 구조를 형성하는 방법{SPACER AND GATE DIELECTRIC STRUCTURE FOR PROGRAMMABLE HIGH-K/METAL GATE MEMORY TRANSISTORS INTEGRATED WITH LOGIC TRANSISTORS AND METHOD OF FORMING THE SAME}
본 발명의 일 실시예는 하이-케이(high-k) 게이트 유전체들 및 금속으로 구성된 게이트 전극들을 갖는 반도체 구조들과 관련된다.
프로그램가능 메모리는 여러 가지 전자 어플리케이션들에서 널리 사용되고 있다. 그 예들로서는 1회 프로그램가능 퓨즈들, 필드-프로그램가능 게이트 어레이(field-programmable gate array, FPGA) 디바이스들, 및 프로그램가능 로직 어레이들(programmable logic arrays, PLA)이 있다. 흔히 사용되는 프로그램가능 메모리 유형의 한 가지는 핫-캐리어 효과들(hot-carrier effects)에 기초한 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET)인데, 이 MOSFET에서는 MOSFET의 채널에서의 높은 전계가 핫 캐리어들을 발생시키고, 이 핫 캐리어들은 임팩트 이온화(impact ionization)를 통해 전자-정공 쌍들을 생성한다. 전자들은 상기 스페이서에 주입되어 트랩(trap)되고, 정공들은 기판에 의해 모여진다. 전자들이 상기 스페이서에 트랩되는지 그렇지 않은지에 따라, "0" 또는 "1"의 로직 값이 생성된다.
프로그램가능 메모리 MOSFET들을 로직 MOSFET들과 집적하는 방법이 제공된다. 넓게는, 상기 방법은 제1 부분 및 제2 부분을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 위에 배치되는(overlying) 층이진 게이트 스택(layered gate stack)을 형성하는 단계 - 상기 층이진 게이트 스택은 상기 반도체 기판 위에 배치되는 하이-케이(high-k) 게이트 유전체층 및 상기 하이-케이 게이트 유전체층 위에 배치되는 금속 전극층을 포함함 -; 상기 반도체 기판의 상기 제1 부분에 있는(present) 제1 금속 게이트 전극 및 상기 반도체 기판의 상기 제2 부분에 있는 제2 금속 게이트 전극을 제공하기 위해, 상기 하이-케이 게이트 유전체층 상에서 정지하는 상기 금속 전극층을 패터닝하는 단계; 상기 제1 금속 게이트 전극 상에 스페이서(spacer)를 형성하는 단계 - 상기 스페이서는 상기 하이-케이 게이트 유전체층의 일부분 위에 배치되며, 상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극 아래에 배치되지 않는 부분이면서 상기 적어도 하나의 스페이서 아래에 배치되는 상기 하이-케이 게이트 유전체층의 상기 일부분이 아닌, 상기 하이-케이 게이트 유전체층의 나머지 부분이 노출됨 -; 및 상기 제1 금속 게이트 전극의 측벽을 넘어서 연장되는 부분을 갖는 제1 하이-케이 게이트 유전체 및 상기 제2 금속 게이트 전극의 측벽에 정렬되는 에지를 갖는 제2 하이-케이 게이트 유전체를 제공하기 위해, 상기 하이-케이 게이트 유전체층의 상기 나머지 부분을 식각하는 단계를 포함한다.
또 다른 측면에서, 프로그램가능 메모리 MOSFET들 및 통상의 MOSFET들을 포함하는 메모리 디바이스가 제공된다. 넓게는, 상기 메모리 디바이스는 제1 부분 및 제2 부분을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 부분에 있는 프로그램가능 메모리 디바이스 - 상기 프로그램가능 메모리 디바이스는 제1 게이트 구조 및 상기 제1 게이트 구조에 인접하는 스페이서들을 포함하고, 상기 제1 게이트 구조는 제1 하이-케이 게이트 유전체 위에 배치되는 제1 금속 게이트 전극을 포함하고, 상기 제1 하이-케이 게이트 유전체의 일부분은 상기 스페이서들 아래에 배치되어 있음 -; 및 상기 반도체 기판의 상기 제2 부분에 있는 반도체 디바이스 - 상기 반도체 디바이스는 제2 게이트 구조를 포함하고, 상기 제2 게이트 구조는 제2 하이-케이 게이트 유전체 위에 배치되는 제2 금속 게이트 전극을 포함하고, 상기 제2 금속 게이트 전극의 측벽은 상기 제2 하이-케이 유전체의 에지에 정렬됨 - 를 포함한다.
또 다른 측면에서, 게이트 구조 및 상기 게이트 구조에 인접하는 스페이서들을 포함하는 메모리 디바이스가 제공되는데, 여기서, 상기 게이트 구조는 하이-케이 게이트 유전체 위에 배치되는 금속 게이트 전극을 포함하고, 상기 하이-케이 게이트 유전체는 상기 게이트 구조에 인접하는 상기 스페이서들 아래에 배치되어 있다.
이하의 상세한 설명은 본 발명의 범위를 한정하려는 의도로 제공되는 것이 아니라 단지 예로서 제공되는 것이다. 또한, 본 발명은 첨부되는 도면들과 함께 읽혀질 때 가장 잘 이해될 것이다. 첨부되는 도면들에서 유사한 참조 부호들은 유사한 구성요소들 및 부분들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스의 측단면도이다.
도 2는 반도체 기판 위에 배치되는 층이진 게이트 스택을 포함하는 초기 구조의 측단면도인데, 여기서, 상기 층이진 게이트 스택은 상기 반도체 기판 위에 배치되는 하이-케이 게이트 유전체층 및 상기 하이-케이 게이트 유전체층 위에 배치되는 금속 전극층을 포함한다.
도 3은 상기 반도체 기판의 상기 제1 부분에 있는 제1 금속 게이트 전극 및 상기 반도체 기판의 상기 제2 부분에 있는 제2 금속 게이트 전극을 제공하기 위해, 상기 하이-케이 게이트 유전체층 상에서 정지(stop)하는 상기 금속 전극층을 패터닝하는 측단면도이다.
도 4는 상기 반도체 기판의 상기 제1 부분 및 상기 제2 부분에 확장 소스 및 드레인 영역들을 형성하는 것을 보여주는 측단면도이다.
도 5는 상기 제1 금속 게이트 전극 상의 제1 희생 스페이서 및 상기 제2 금속 게이트 전극 상의 제2 희생 스페이서를 형성하는 것을 보여주는 측단면도이다.
도 6은 상기 제2 금속 게이트 전극으로부터 상기 제2 희생 스페이서를 제거하는 것을 보여주는 측단면도이다. 여기서, 상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극 아래에 배치되지 않는 부분이면서, 상기 제1 희생 스페이서 아래에 배치되는 상기 하이-케이 게이트 유전체의 일부분이 아닌, 상기 하이-케이 게이트 유전체의 나머지 부분이 노출된다.
도 7은 상기 제1 금속 게이트 전극의 측벽을 넘어서 연장되는 부분을 갖는 제1 하이-케이 게이트 유전체 및 상기 제2 금속 게이트 전극의 측벽에 정렬되는 에지를 갖는 제2 하이-케이 게이트 유전체를 제공하기 위해, 상기 하이-케이 게이트 유전체층의 상기 나머지 부분을 식각하는 것을 보여주는 측단면도이다.
도 8은 상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극에 인접하는 오프셋 스페이서들을 형성하는 것 및 상기 반도체 기판의 상기 제1 부분 및 상기 제2 부분에 딥 소스 및 드레인 영역들을 형성하는 것을 보여주는 횡단면도이다.
도 9는 도 3에 도시된 구조로 시작하는 본 발명의 또 다른 실시예를 도시한다. 도 9는 상기 제1 금속 게이트 전극 상의 제1 희생 스페이서 및 상기 제2 금속 게이트 전극 상의 제2 희생 스페이서를 형성하는 것을 보여준다.
도 10은 상기 제1 금속 게이트 전극의 측벽을 넘어서 연장되는 부분을 갖는 제1 하이-케이 게이트 유전체 및 상기 제2 금속 게이트 전극의 측벽에 정렬되는 에지를 갖는 상기 제2 하이-케이 게이트 유전체를 제공하기 위해, 상기 제2 금속 게이트 전극으로부터 상기 제2 희생 스페이서를 제거하는 것, 그리고 상기 하이-케이 게이트 유전체층의 나머지 부분의 식각을 수행하는 것을 보여준다.
도 11은 상기 반도체 기판의 상기 제1 부분 및 상기 제2 부분에 확장 소스 및 드레인 영역들을 형성하는 것을 보여주는 측단면도이다.
도 12는 상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극에 인접하게 오프셋 스페이서들을 형성하는 것; 및 상기 반도체 기판의 상기 제1 부분 및 상기 제2 부분에 딥 소스 및 드레인 영역들을 형성하는 것을 보여주는 횡단면도이다.
상기 도면들은 본 발명의 몇몇 실시예들을 나타내는데, 이것들은 단지 예를 들어 설명하기 위해 제공되는 것이지, 본 발명의 범위를 한정하려는 의도로 제공된 것은 아니다.
여기서는 본 발명의 상세한 설명이 개시된다. 그러나, 개시되는 실시예들은 여러 형태들로 구현될 수 있는 본 발명에 대한 단순한 예시임을 이해해야 할 것이다. 또한, 본 발명의 여러 가지 실시예들과 함께 주어지는 예들 각각은 설명을 위한 것이지 발명의 범위를 한정하려는 것은 아니다. 나아가, 도면들에서 구성요소들의 크기는 정확히 그 크기대로 될 필요는 없으며, 몇몇 구조들은 특정 컴포넌트들의 세부 내용들을 보여주기 위해 과장될 수도 있다. 그러므로, 여기에 개시된 특정 구조 및 기능의 세부 사항들은 발명을 한정하는 것으로 해석되어서는 아니될 것이며, 단지 당해 기술 분야에서 숙련된 자들에게 본 발명을 다양하게 채용하도록 시사하기 위한 전형적인 기초로서 해석되어야 할 것이다.
본 발명의 실시예들은 반도체 및 메모리 디바이스들 내의 게이트 구조들에 관한 신규의 방법들 및 구조들과 관련된다. 본 발명의 방법들 및 구조들을 기술하는 경우, 만약 다르게 나타내지 않았다면, 이하의 용어들은 이하와 같은 의미들을 갖는다.
여기서 사용되는 바와 같이, "반도체 디바이스"는 도핑된(doped) 진성 반도체 재료(intrinsic semiconductor material), 즉, 도핑제(doping agent)가 유입되어 진성 반도체 재료에 대해 그 진성 반도체 재료와는 다른 전기적 특성들을 제공하는 재료를 일컫는다. 도핑은 진성 반도체에 도펀트(dopant) 원자들을 추가하는 것을 수반하는데, 이는 열 평형에서 상기 진성 반도체의 전자 및 정공 캐리어 농도들을 변화시킨다. 진성 반도체에서 도미넌트 캐리어 농도들(Dominant carrier concentrations)은 반도체 디바이스를 n-형 반도체 또는 p-형 반도체로 분류한다.
여기에 사용되는 바와 같이, "메모리 디바이스"라는 용어는 그것의 전기적 상태가 변경될 수 있고 그런 다음 그 변경된 상태로 유지되어 이러한 방식으로 한 비트의 정보가 저장될 수 있는 구조를 의미한다.
여기에 사용되는 바와 같이, "전계 효과 트랜지스터"는 출력 전류, 즉 소스-드레인 전류가 게이트 구조에 인가된 전압에 의해 제어되는 트랜지스터이다. 전계 효과 트랜지스터는 세 개의 터미널들, 즉, 게이트 구조, 소스 영역 및 드레인 영역을 갖는다.
여기에 사용되는 바와 같이, "디바이스 채널"이라는 용어는 상기 반도체 디바이스가 턴온되는 경우 도전성이되는 소스 영역과 드레인 영역 사이이면서 상기 게이트 구조 아래에 배치되는 영역이다.
여기에 사용되는 바와 같이, "드레인 영역" 이라는 용어는 상기 디바이스 채널- 이로부터 캐리어들은 상기 드레인 영역을 통해 상기 반도체 디바이스 밖으로 흐르고 있음 - 의 끝에 위치한 반도체 디바이스에서의 도핑된 영역을 의미한다.
여기에 사용되는 바와 같이, "소스 영역"은 반도체 디바이스에서의 도핑된 영역을 의미하며, 이로부터 다수 캐리어들(majority carriers)이 상기 디바이스 채널 안으로 흐르고 있다.
"게이트 구조"는 반도체 디바이스(예를 들어, 전계 효과 트랜지스터, FET)의 출력 전류(즉, 채널에서 캐리어들의 흐름)를 제어하기 위해 사용되는 구조를 의미한다.
여기에 사용되는 바와 같이, "게이트 전극"이라는 용어는 0.1Ω/sq(square)에서 500Ω/sq의 범위에 이르는 도전율(conductivity)을 갖는 재료를 나타내는데, 이는 게이트 유전체 위에 위치한다.
여기에 사용되는 바와 같이, "게이트 유전체"는 상기 반도체 기판과 상기 게이트 전극 사이의 절연체층이다.(매우 얇은 금속을 사용함. 따라서, 전형적으로는 300Ω/sq로 볼 수 있음)
여기에 사용되는 바와 같이, "하이 케이(high k)"는 약 3.9보다 높은 유전체 상수(k)의 특징을 갖는 유전체 재료를 나타낸다.
여기에 사용되는 바와 같이, "금속"은 전기적 도전성 재료이며, 이 도전성 재료에서 상기 금속 원자들은 금속 결합력(force of metallic bond)에 의해 함께 홀드되며, 상기 금속의 전도대(conduction band) 및 가전자대(valance band)는 오버랩되고, 따라서, 어떠한 에너지 갭도 없다.
여기에 사용되는 바와 같이, 재료 제거 공정과 관련하여 "선택적"이라는 용어는 제1 재료에 대한 재료 제거의 레이트(rate)가 상기 재료 제거 공정이 적용되고 있는 구조의 적어도 다른 하나의 재료의 레이트보다 더 크다는 것을 나타낸다. 일 실시예에서, 선택적 식각은 2:1의 선택도 또는 그보다 더 큰 선택도를 나타낸다.
여기에 사용되는 바와 같이, "도펀트 영역들"은 그 재료의 전기적 도전성이 n-형 도펀트들인지 p-형 도펀트들인지에 따른 진성 반도체 재료의 부분들을 일컫는다.
"이방성(anisotropic)"이라는 용어는 상기 식각 화학종들(etching species)이 가해지는 재료의 표면에 대해 법선(normal) 방향으로의 재료 제거 레이트가 제거될 재료의 표면에 대해 평행인 방향보다 더 큰 재료 제거 공정을 나타낸다.
여기에 사용된 바와 같이, "절연" 또는 "유전체"는 약 10-10(Ω-m)-1보다 낮은 상온 도전율(room temperature conductivity)을 갖는 재료를 나타낸다.
"직접적인 물리적 접촉" 또는 "인접"의 의미는 두 개의 구조들이 어떠한 중간의 도전(conducting), 절연 또는 반도전 구조들도 없이 접촉한다는 것을 의미한다.
"위에 배치되는(overlying)", "아래에 배치되는(underlying)", "맨 위(atop)", 및 "상에(on)"라는 용어는 도전, 절연, 또는 반도전 재료의 중간의 구조가 그 두 개의 구조들의 인터페이스에 존재할 수도 있고, 존재하지 않을 수도 있는 곳에서 접촉하는 두 개의 구조들에서의 구조적 관계를 정의한다.
이하에서의 설명을 위해, "상부(upper)", "하부(lower)", "오른쪽", "왼쪽", "수직", "수평", "탑(top), "바텀(bottom)"이라는 용어들, 및 이것들의 파생어들은 본 발명과 관련될 것인데, 그것들은 도면들에서 지향되는 바에 따를 것이다.
본 명세서에서, "일 실시예", "실시예" 등은 그 기술되는 실시예가 특정 특징, 구조, 또는 특성을 포함할 수는 있지만, 모든 실시예가 반드시 그 특정 특징, 구조, 또는 특성을 포함하는 것은 아니라는 것을 나타낸다. 더욱이, 이러한 문구들은 반드시 동일한 실시예를 일컫는 것은 아니다. 나아가, 특정 특징, 구조, 또는 특성이 일 실시예와 관련하여 기술되는 경우, 명시적으로 기술되든 그렇지 않든 간에 다른 실시예들과 관련하여 그러한 특징, 구조, 또는 특성에 영향을 미친다는 것은 당해 기술 분야에서 숙련된 자라면 알 수 있는 범위 내인 것으로 볼 수 있다.
시스템-온-칩과 같은 여러 가지 어플리케이션들은 그 칩 상에 프로그램가능 메모리 MOSFET들 및 로직 MOSFET들, 즉, 메모리 어플리케이션들을 위해 구성되지 않은 MOSFET들을 형성하는 것을 필요로 한다. 그러나, 프로그램가능 메모리 전계 효과 트랜지스터(FET) 및 로직 MOSFET는 서로 다른 요건들을 가지며 종종 서로 상충하는 요건들을 갖는다. 예를 들어, 프로그램가능 메모리 MOSFET들에서는, 전하 트래핑을 향상시키고 그리하여 프로그램 효율을 향상시키는 것이 바람직하다. 이와는 대조적으로, 로직 MOSFET들에서는 상기 전하 트랩핑(trapping)을 억제하고 그리하여 디바이스 특성들의 시프트를 최소화하는 것이 바람직하다.
일 실시예에서, 본 발명은 하이-케이 금속 게이트 프로그램가능 메모리 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 및 반도체 디바이스(예, 로직 MOSFET)를 동일 반도체 기판 상에 형성하는 방법들 및 구조들을 제공한다. 상기 프로그램가능 메모리 MOSFET는 상기 디바이스의 스페이서 내의 전자 트랩핑의 효율을 향상시키도록 구성될 수 있고, 그래서 상기 반도체 디바이스는 핫 캐리어 효과(hot carrier effects)를 감소시키도록 구성될 수 있다.
도 1은 본 발명에 따른 메모리 디바이스의 일 실시예를 도시한다. 상기 메모리 디바이스는 제1 부분(15) 및 제2 부분(20)을 포함하는 반도체 기판(5)을 포함할 수 있는데, 여기서 프로그램가능 메모리 디바이스(105)는 제1 부분(15)에 존재하고 반도체 디바이스(110)는 제2 부분(20)에 존재한다. 프로그램가능 메모리 디바이스(105)는 제1 게이트 구조(35) 및 제1 게이트 구조(35)에 인접하는 적어도 하나의 스페이서(55)를 포함할 수 있다. 제1 게이트 구조(35)는 제1 하이-케이 게이트 유전체(17) 위에 배치되는 제1 금속 게이트 전극(16)을 포함할 수 있다. 여기서 제1 하이-케이 게이트 유전체(17)의 일부분(30)은 제1 게이트 구조(35)에 인접하는 적어도 하나의 스페이서(55) 아래에 배치되어 있다. 반도체 디바이스(110)는 제2 하이-케이 게이트 유전체(22) 위에 배치되는 제2 금속 게이트 전극(21)으로 구성된 제2 게이트 구조(40)를 포함할 수 있다. 여기서 제2 금속 게이트 전극(21)의 측벽(S2)은 제2 하이-케이 게이트 유전체(22)의 에지(23)에 정렬된다.
일 실시예에서, 제1 게이트 구조(35)에 인접하는 적어도 하나의 스페이서(55) 아래에 배치되어 있는 제1 하이-케이 게이트 유전체(17)의 일부분(30)은 프로그램가능 메모리 디바이스(105)의 메모리 기능에서 전자 및 정공 트랩핑을 용이하게 하며, 제2 하이-케이 게이트 전극(22)의 에지(23)에 정렬된 제2 금속 게이트 전극(21)의 측벽(S2)은 반도체 디바이스(110)에서 핫 캐리어 효과들을 감소시킨다.
제1 게이트 구조(35)는 제1 금속 게이트 전극(16) 위에 배치되는 제1 폴리실리콘층(14a)을 더 포함할 수 있고, 제2 게이트 구조(40)는 제2 금속 게이트 전극(21) 위에 배치되는 제2 폴리실리콘층(14b)을 더 포함할 수 있다. 일부 실시예들에서 폴리실리콘층(14a 및 14b)은 생략된다. 도 1에 도시된 바와 같이, 프로그램가능 메모리 디바이스(105) 및 반도체 디바이스(110)는, 확장 소스 및 드레인 영역들(7) 및 딥 소스 및 드레인 영역들(60)을 더 포함할 수 있다. 위에서 기술된 메모리 디바이스들을 형성하는 방법들 및 메모리 디바이스는 이제 도 2-12를 참조하여 더 상세히 기술될 것이다.
도 2는 본 발명의 일 실시예에서 사용하기 위한 초기 구조를 도시한다. 상기 초기 구조는 반도체 기판(5) 위에 배치되는 층이진 게이트 스택(10)을 포함할 수 있다. 층이진 게이트 스택(10)은 반도체 기판(5) 위에 배치되는 하이-케이 게이트 유전체층(12) 및 하이-케이 게이트 유전체층(12) 위에 배치되는 금속 전극층(13)을 포함할 수 있다. 일반적으로, 층이진 게이트 스택(10)은 금속 전극층(13) 위에 배치되는 폴리실리콘층(14)을 더 포함한다.
반도체 기판(5)은, 통상의 Si-함유 재료들, 게르마늄-함유 재료들, GaAs, InAs 및 기타 유사 반도체들과 같은 반도체 재료를 포함할 수 있으나, 이러한 예들로 한정되는 것은 아니다. Si-함유 재료들은 Si, 벌크 Si, 단결정 Si, 다결정 Si, SiGe, 무정형 Si, 실리콘-온-절연체 기판들(SOI), SiGe-온-절연체(SGOI), 어닐된 폴리 Si, 및 폴리 Si 라인 구조들을 포함하나, 이러한 예들로 한정되는 것은 아니다. 반도체 기판(5)이 SOI 또는 SGOI 기판인 경우, 매립 절연층 위의 Si-함유층의 두께는 약 30nm 또는 그보다 더 두꺼울 수 있다. 상기 SOI 또는 SGOI 기판은 당해 기술 분야에서 숙련된 자들에게 잘 알려진 기술들을 사용하여 제조될 수 있다. 예를 들어, 상기 SOI 또는 SGOI 기판은 열 본딩 공정을 사용하여 제조될 수도 있고, 또는 다르게는 이온 주입 공정(ion implantation process)에 의해 제조될 수도 있는데, 이는 당해 기술 분야에서는 산소 이온 주입에 의한 분리(Separation by Ion implantation of OXygen, SIMOX)로 일컬어진다.
반도체 기판(5) 내에 분리 영역(isolation region)(6)이 형성될 수 있는데, 분리 영역(6)은 반도체 기판(5)의 제1 부분(15)을 반도체 기판의 제2 부분(20)으로부터 분리시킨다. 분리 영역(6)은 쉘로우 트렌치 분리(shallow trench isolation, STI)일 수 있다. 상기 STI 영역들은 반응성-이온-식각(reactive-ion etching, RIE) 또는 플라즈마 식각과 같은 통상의 건식 식각 공정(dry etching process)을 이용하여 반도체 기판(5)에 트렌치를 식각함으로써 형성될 수 있다. 상기 트렌치들은 선택적으로는 통상의 라이너 재료(예, 산화물)를 따라 배치되고, 그런 다음, 폴리실리콘 또는 산화물 및/또는 질화물과 같은 다른 유사 STI 유전체 재료로 상기 트렌치를 채우기 위해, 화학적 기상 증착(CVD) 또는 다른 유사 증착 공정이 사용된다. 상기 STI 유전체는 선택적으로는 증착 후 고밀도화(densify)될 수 있다. 평면 구조(planar structure)를 제공하기 위해 화학적-기계적 연마(chemical-mechanical polishing, CMP)와 같은 통상의 평탄화 공정이 사용될 수 있다. 몇몇 실시예들에서, 상기 분리 영역은 실리콘의 전통적인 로컬 산화 공정에 의해 형성된 LOCOS(실리콘의 로컬 산화, Local Oxidation of Silicon) 영역이다.
계속해서 도 2를 참조하면, 반도체 기판(5) 위에 하이-케이 게이트 유전체층(12)이 형성된다. 하이-케이 게이트 유전체층(12)은 전형적으로는 산화물-함유 재료이고 대체로 약 0.8nm 두께보다 더 두껍다. 하이-케이 게이트 유전체층(12)은 더 전형적으로는 1.0nm 내지 2.0nm 두께이지만, 여기서는 더 얇거나 더 두꺼운 두께도 또한 고려될 수 있다.
하이-케이 게이트 유전체층(12)은 단일층일 수도 있고 더 전형적으로는 멀티층의 재료들을 포함할 수 있다. 예를 들어, 하이-케이 게이트 유전체층(12)은 계면층(interfacial layer)(전형적으로는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물) 및 7보다 더 큰 유전체 상수를 갖는 하이-케이 재료를 포함할 수 있다. 하이-케이 게이트 유전체층(12)은 또한 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 금속 산화물들(metal oxides)(예, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 실리콘 산질화물(hafnium silicon oxynidride), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물, 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오베이트(lead zinc niobate), 또는 이것들의 조합을 포함하는 하나 또는 그 이상의 재료들로 구성될 수 있다. 그러나, 이러한 예들로 한정되는 것은 아니다.
하이-케이 게이트 유전체층(12)은 증착 기술들을 사용하여 형성될 수 있는데, 이러한 증착 기술들의 예로서는, 화학 기상 증착(chemical vapor deposition, CVD), 원자층 CVD(ALCVD), 펄스 CVD(pulsed CVD), 플라즈마 지원 CVD(plasm assisted CVD), 스퍼터링(sputtering), 및 화학 용액 증착(chemical solution deposition) 등이 있다. 그러나, 이러한 예들로 한정되는 것은 아니다. 또 다른 예에서, 하이-케이 게이트 유전체층(12)은 계면층을 더 포함하는데, 이 계면층은 산화, 산질화, 질화, 화학적 산화(chemical oxidation), 및/또는 플라즈마 또는 래디컬 처리(radical treatment)에 의해 형성될 수 있다. 하이-케이 게이트 유전체층(12)은 상기 제1 게이트 구조의 제1 하이-케이 게이트 유전체 및 상기 제2 게이트 구조의 제2 하이-케이 게이트 유전체를 형성하기 위해 계속해서 식각된다.
금속 전극층(13)은 CVD, 플라즈마 CVD, 도금, 및/또는 스퍼터링 - 이후 평탄화가 뒤따름 - 과 같은 증착 공정을 이용하여 하이-케이 게이트 유전체층(12) 위에 형성된다. 금속 전극층(13)은 도전성 금속을 포함할 수 있는데, 이 도전성 금속의 예로서는, W, Ni, Ti, Mo, Ta, Cu, Pt, Ag, Au, Ru, Ir, Rh, 및 Re, 그리고 앞서 언급한 도전성 원소 금속들 중 적어도 하나를 포함하는 합금들이 있다. 그러나, 이러한 예들로 한정되는 것은 아니다. 도전성 원소들의 조합이 채용될 때, TaN 또는 WN과 같은 선택적 확산 장벽 재료(도시되지 않음)는 상기 도전성 재료들 사이에 형성될 수 있다. 금속 전극층(13)은 5nm에서 50nm의 범위에 이르는 두께(T1)를 가질 수 있다. 더 전형적으로는, 금속 전극층(13)의 두께(T1)은 7.5nm에서 20nm사이의 범위이다. 금속 전극층(13)은 계속해서 상기 제1 게이트 구조의 제1 금속 게이트 전극 및 상기 제2 게이트 구조의 제2 금속 게이트 전극을 형성하기 위해 식각된다는 것을 주목해야 한다.
계속해서 도 2를 참조하면, CVD에 의해 폴리실리콘층(14)이 증착될 수 있다. 폴리실리콘층(14)은 원소 주기율표의 그룹 III-A 또는 그룹 V로부터의 원소들로 도핑될 수 있다. 상기 도펀트들은 폴리실리콘층(14)의 증착 또는 이후에 계속되는 게이트 구조(10)의 형성 동안 유입될 수 있다. 폴리실리콘층(14)은 20nm에서 200nm 범위의 두께(T2)를 가질 수 있다. 더 전형적으로는, 폴리실리콘층(14)의 두께(T2)는 40nm에서 80nm의 범위에 있다. 본 발명의 몇몇 실시예들에서 폴리실리콘층(14)은 생략될 수 있다는 점을 재차 강조해서 언급하고자 한다. 폴리실리콘층(14)은 계속해서 상기 제1 게이트 구조의 제1 폴리실리콘층 및 상기 제2 게이트 구조의 제2 폴리실리콘층을 형성하기 위해 식각된다는 것을 주목해야 할 것이다.
도 3은 반도체 기판(20)의 제1 부분(15)에 있는 제1 금속 게이트 전극(16) 및 반도체 기판(5)의 제2 부분(20)에 있는 제2 금속 게이트 전극(21)을 제공하기 위해, 폴리실리콘층(존재하는 경우)을 패터닝하는 것 그리고 하이-케이 게이트 유전체층(12) 상에서 정지하는 상기 금속 전극층을 패터닝하는 것을 도시한다. 제1 금속 게이트 전극(16) 및 제2 금속 게이트 전극(21)은 포토리소그래피 및 식각 공정 단계들을 이용하여 형성된다. 구체적으로는, 패턴은 식각될 표면에 마스킹층(포토레지스트 또는 하부 하드마스크를 갖는 포토레지스트)을 도포하고; 방사 패턴에 상기 포토레지스트를 노출시키고; 그 후 레지스트 현상제를 이용하여 상기 포토레지스트에 패턴을 형성함으로써 생성된다. 상기 포토레지스트의 패터닝이 완료되는 경우, 상기 포토레지스트에 의해 덮힌 섹션들은 보호되는 한편, 상기 노출된 영역들은 보호되지 않는 영역들을 제거하는 선택적 식각 공정을 사용하여 제거된다. 일 실시예에서, 상기 폴리실리콘층은, 식각되고 그런 다음 제1 금속 게이트 전극(16) 및 제2 금속 게이트 전극(21)을 제공하는 식각 공정 동안 식각 마스크로서 이용된다. 위에서 기술된 식각 공정은, 제1 폴리실리콘층(14a)이 제1 게이트 구조(35)에 존재하고 제2 폴리실리콘층(14b)이 제2 게이트 구조(40)에 존재하는 본 발명의 실시예들에서, 제1 폴리실리콘층(14a) 및 제2 폴리실리콘층(14b)을 제공하기 위해 이용될 수 있다는 것을 주목하자.
도 4는 반도체 기판(5)의 제1 부분(15) 및 제2 부분(20)에 확장 소스 및 드레인 영역들(7)을 형성하는 것을 도시한다. 확장 소스 및 드레인 영역들(7)은 n-형 또는 p-형 도펀트들의 주입에 의해 반도체 기판(5) 내에 형성될 수 있다. PFET 디바이스들은 원소 주기율표의 그룹 V로부터의 원소들로 소스 및 드레인 확장 영역들(7)을 도핑함으로써 Si-함유 반도체 기판들 내에 생성된다. NFET 디바이스들은 원소 주기율표의 그룹 V-A로부터의 원소들로 소스 및 드레인 확장 영역들(7)을 도핑함으로써 Si-함유 반도체 기판들 내에 생성된다. 일 실시예에서, 확장 소스 및 드레인 영역들(7)을 위한 도펀트는 주석(As)을 포함하는데, 여기서 주석은 2keV에서부터 50keV까지 범위의 에너지로 주입되고, 그 주입 농도는 5x1013 원자/cm2에서부터 1x1015원자/cm2까지의 범위에 이른다. 또한 헤일로우(Halo) 영역들(미도시)이 경사진 이온 주입(angled ion implantation) 및 소스 및 드레인 확장 영역들(7)에 반대되는 도전형을 갖는 도펀트를 사용하여 소스 및 드레인 확장 영역들(7) 아래에 형성될 수 있다. 선택적으로는, 확장 오프셋 스페이서 - 이는 질화물을 포함할 수 있으며, 도시되지는 않음 - 는 확장 소스 및 드레인 영역들(7)을 형성하기 전에 형성될 수 있다. 상기 확장 오프셋 스페이서가 존재하는 경우, 그것은 확장 소스 및 드레인 영역들(7)을 형성한 후에 제거될 수 있다.
도 5는 제1 금속 게이트 전극(16)을 포함하는 제1 게이트 구조(35)의 측벽 상의 제1 희생 스페이서(9)와 제2 금속 게이트 전극(21)의 제2 게이트 구조(40)의 측벽 상의 제2 희생 스페이서(11)를 도시한다. 제1 희생 스페이서(9) 및 제2 희생 스페이서(11)는 산화물, 질화물, 산질화물 또는 이것들의 조합과 같은 유전체 재료로 구성될 수 있다. 전형적으로는, 제1 희생 스페이서(9) 및 제2 희생 스페이서(11)는 실리콘 질화물과 같은 질화물로 구성된다. 제1 희생 스페이서(9) 및 제2 희생 스페이서(11)는 증착 또는 열 성장(thermal growth)과 같은 형성 공정들(forming processes)에 의해 제공될 수 있다. 예를 들어, 제1 희생 스페이서(9) 및 제2 희생 스페이서(11)는 반응성 이온 식각과 같은 이방성 식각과 함께 화학 기상 증착(CVD)과 같은 증착 공정들에 의해 형성될 수 있다. 제1 희생 스페이서(9) 및 제2 희생 스페이서(11)는 각각 폭(W1)을 가질 수 있는데, 이 폭(W1)은 전형적으로는 5nm에서 60nm까지의 범위에 이르지만, 여기서는 더 작거나 더 큰 두께도 또한 고려될 수 있다. 더 전형적으로는, 제1 희생 스페이서(9) 및 제2 희생 스페이서(11)는 각각 10nm에서 20nm의 범위에 이르는 폭(W1)을 가질 수 있다.
도 6은 제2 게이트 구조(40)로부터 제2 희생 스페이서(11)를 제거하는 것을 도시하는데, 여기서, 제1 금속 게이트 전극(16), 제2 금속 게이트 전극(21) 아래에 배치되지 않는 부분이면서, 제1 희생 스페이서(9) 아래에 배치되는 하이-케이 게이트 유전체층(12)의 일부분이 아닌, 하이-케이 게이트 유전체층(12)의 나머지 부분(remaining portion)(12a)이 노출된다. 일 실시예에서, 상기 노출된 부분, 즉 하이-케이 게이트 유전체층(12)의 나머지 부분(12a)은 반도체 기판(5)의 제1 부분(15) 위에 배치되어 제1 부분(15)을 보호하는 식각 마스크(25)를 형성함에 의해 선택되는데, 이 식각 마스크(25) 내에는 제1 금속 게이트 전극(16) 및 제1 희생 스페이서(9)를 포함하는 제1 게이트 구조(35)가 있으며, 식각 마스크(25)는 제2 부분(20)에 있는 유전체층(12)의 일부분 위에는 배치되지 않는다. 나아가, 도 6에 도시된 바와 같이, 노출되는 제1 유전체층(12)의 나머지 부분(12a)은 제2 금속 게이트 도전체(21) 아래에는 배치되어 있지 않다.
일 실시예에서, 식각 마스크(25)는 제2 반도체 기판(5)의 제1 부분(15) 위에 배치되도록 형성된다. 일 실시예에서, 식각 마스크(25)는 증착, 포토리소그래피, 및 고 선택성 식각을 사용하여 형성되는 하드마스크이다. 일 예에서, 하드마스크층은 먼저 반도체 기판(5)의 제1 부분(15) 및 제2 부분(20) 위에 배치되도록 증착된다. 상기 하드마스크층은 CVD 및 관련 방법들에 의해 증착될 수 있는 유전체 시스템들을 포함할 수 있다. 전형적으로는, 하드마스크 조성물들은 실리콘 산화물들, 실리콘 탄화물들, 실리콘 질화물들, 실리콘 탄질화물들 등을 포함한다. 스핀-온 유전체들(spin-on dielectrics)이 또한 상기 하드마스크층으로 이용될 수 있는데, 이러한 하드마스크층으로는, 실세스퀴옥산들(silsequioxanes), 실옥산들(siloxanes), 및 보론 포스페이트 실리케이트 글래스(boron phosphate silicate glass, BPSG) 등이 있으나, 이러한 예들로 한정되는 것은 아니다.
그런 다음, 상기 하드 마스크층은 포토리소그래피를 사용하여 패턴된다. 구체적으로는, 포토레지스트를 방사 패턴에 노출시킴으로써 패터닝될 표면에 포토레지스트를 도포함으로써 생성되는데, 여기서 상기 패턴은 그런 다음 레지스트 현상제를 이용하여 그 포토레지스트에 현상된다. 상기 포토레지스트의 패터닝이 완료되는 경우, 상기 포토레지스트에 의해 덮힌 섹션들은 보호되는 한편, 노출된 영역들은 선택적 식각 공정을 사용하여 제거되는데, 이 선택적 식각 공정은 식각 마스크(25)를 형성하는 하드마스크층의 보호되지 않은 영역들을 제거한다.
또 다른 예에서, 식각 마스크(25)로서 하드마스크 대신에 포토레지스트 마스크가 사용될 수 있다. 상기 포토레지스트 마스크는 포토레지스트층을 도포하고, 그 포토레지스트를 방사 패턴에 노출시키며, 레지스트 현상제를 이용하여 그 포토레지스트 내에 패턴을 현상시킴으로써 제공될 수 있다. 상기 포토레지스트의 패터닝이 완료된 경우, 나머지 포토레지스트에 의해 덮힌 반도체 기판(5)의 섹션들은 보호된다.
식각 마스크(25)의 형성에 뒤이어, 제2 희생 스페이서(11)는 식각 마스크(25), 제2 금속 게이트 전극(21), 또는 제2 금속 게이트 전극(21) 위에 배치되는 제2 폴리실리콘층(14b)이 존재하는 경우 그 폴리실리콘층(14b), 및 반도체 기판(5)을 실질적으로 식각함이 없이 제2 희생 스페이서(11)의 재료를 제거하기 위해, 높은 선택도(selectivity)를 갖는 식각 공정에 의해 제거된다. 제2 희생 스페이서(11)의 제거에 뒤이어, 식각 마스크(25)는 선택적 식각과 같은 식각 공정을 사용하여 제거될 수 있다.
도 7은 제1 금속 게이트 전극(16)의 측벽(S1)을 넘어서 연장되는 부분(30)을 갖는 제1 하이-케이 게이트 유전체(17), 및 제2 금속 게이트 전극(21)의 측벽(S2)에 정렬되는 에지(23)를 갖는 제2 하이-케이 게이트 유전체(22)를 제공하기 위해 상기 식각 마스크(25)를 제거한 후, 상기 하이-케이 게이트 유전체층의 나머지 부분, 즉 노출된 부분을 식각하는 것을 도시한다. "정렬(aligned)" 이라는 용어가 사용되고 있는데, 이 용어는 제2 하이-케이 게이트 유전체(22)의 에지(23)와 제2 금속 게이트 전극(21)의 측벽(S2) 사이의 관계를 기술하기 위한 것으로서, 에지(23)의 외부면이 제2 금속 게이트 전극(21)의 측벽(S2)의 외부면과 동일 평면(coplanar), 즉 동일한 평면 상에 있다는 것을 의미한다. 더 구체적으로는, 일 실시예에서, 에지(23)의 외부면과 측벽(S2)의 외부면은 둘 다 반도체 기판(5)의 상부 표면에 평행인 평면과 실질적으로 직각인 평면 상에 존재한다.
상기 하이-케이 게이트 유전체층의 나머지 부분, 즉 노출된 부분은 이방성 식각 공정(예를 들어, 반응성 이온 식각(RIE))과 같은 식각 공정에 의해 제거될 수 있다. 일 실시예에서, 상기 식각 공정은 선택적 식각 공정인데, 여기서 상기 식각 화학반응은 반도체 기판(5), 제1 게이트 구조(35), 제2 게이트 구조(40), 및 제1 희생 스페이서(9)에 대해 선택적으로 상기 하이-케이 게이트 유전체층의 재료를 제거한다.
제1 게이트 구조(35)에 인접하는 제1 희생 스페이서(9) 아래에 배치되어 있는 제1 하이-케이 게이트 유전체(17)의 일부분(30)은 2nm에서 40nm 범위의 길이 L1을 갖는다. 이 길이는 제1 금속 게이트 전극(16)의 측벽으로부터 측정된 것이다. 더 전형적으로는, 제1 희생 스페이서(9) 아래에 배치되어 있는 제1 하이-케이 게이트 유전체(17)의 일부분(30)은 제1 금속 게이트 전극(16)의 측벽으로부터 측정될 때, 5nm에서 20nm 범위의 길이 L1을 갖는다.
도 8은 제1 게이트 구조(35) 및 제2 게이트 구조(40)에 인접하는 딥 소스 및 드레인 오프셋 스페이서(55)를 형성하는 것, 그리고 반도체 기판(5)의 제1 부분(15) 및 제2 부분(20)에 딥 소스 및 드레인 영역들(60)을 형성하는 것을 도시한다. 일 실시예에서, 딥 소스 및 드레인 스페이서(55)를 형성하기에 앞서, 식각 공정을 사용하여 제1 게이트 구조(35)로부터 제1 희생 스페이서(9)가 제거된다. 제1 및 제2 희생 스페이서들(9, 11)과 유사하게, 딥 소스 및 드레인 스페이서(55)는 유전체 재료로 구성될 수 있다. 딥 소스 및 드레인 스페이서(55)는 전형적으로는 질화물 또는 산화물 및 질화물 재료들의 조합으로 구성된다. 일 실시예에서, 딥 소스 및 드레인 스페이서(55)는 Si3N4와 같은 질화물을 포함한다. 딥 소스 및 드레인 스페이서(55)는 증착 및 식각 공정들을 사용하여 형성될 수 있다. 딥 소스 및 드레인 스페이서(55)는 10nm에서 60nm 범위의 스페이서 폭 W2을 가질 수 있다. 이 폭 W2은 전형적으로는 약 15nm이다.
딥 소스 및 드레인 스페이서(55) 형성에 뒤이어, 딥 소스 및 드레인 영역들(60)을 형성하기 위해 더 높은 에너지의 이온 주입이 실행된다. 이들 임플란트들은 소스 및 드레인 확장 영역(7) 임플란트보다 더 높은 에너지 그리고 더 높은 도펀트 농도로 수행된다. 딥 소스 및 드레인 영역들(60)은 전형적으로는 소스 및 드레인 확장 영역들(7)과 일치하는 도펀트 형으로 도핑된다.
딥 소스 및 드레인 영역들(60) 형성에 뒤이어, 소스 및 드레인 영역들(60)은 통상의 공정들을 사용하여 활성화 어닐링(activation annealing)에 의해 활성화되는데, 상기 통상의 공정들에는, 급속 열 어닐링(rapid thermal annealing), 퍼니스 어닐링(furnace annealing), 플래쉬-램프 어닐링(flash-lamp annealing), 레이저 어닐링, 또는 이 공정들의 조합 등이 있으나, 이러한 예들로 한정되는 것은 아니다. 활성화 어닐링은 850℃ 내지 1350℃ 범위의 온도에서 수행된다.
도 8을 다시 참조하면, 일 실시예에서, 본 발명의 메모리 디바이스는 반도체 기판(5)의 제1 부분(15)에 있는 프로그램가능 메모리 디바이스(105) 및 반도체 기판(5)의 제2 부분(20)에 있는 반도체 디바이스(110)를 포함한다.
일 실시예에서, 프로그램가능 메모리 디바이스(105)는 핫 캐리어 메모리 전계 효과 트랜지스터(FET)이다. 프로그램가능 메모리 디바이스(105)는 제1 게이트 구조(35) 및 제1 게이트 구조(35)에 인접하는 적어도 하나의 스페이서, 즉 딥 소스 및 드레인 오프셋 스페이서(55)를 포함할 수 있는데, 여기서 제1 게이트 구조(35)는 제1 하이-케이 게이트 유전체(17) 위에 배치되는 제1 금속 게이트 전극(16)을 포함하며, 제1 하이-케이 게이트 유전체(17)의 일부분(30)은 제1 게이트 구조(35)에 인접하는 스페이서(55) 아래에 배치되어 있다. 도 8에 도시된 바와 같이, 제1 게이트 구조(35)는 또한 제1 금속 게이트 전극(16) 위에 배치되는 제1 폴리실리콘층(14a)을 포함할 수 있다. 일 실시예에서, 상기 핫 캐리어 메모리 FET, 즉 프로그램가능 메모리 디바이스(105)의 딥 소스 및 드레인 오프셋 스페이서(55) 아래에 배치되어 있는 제1 하이-케이 게이트 유전체(17)의 일부분(30)은 딥 소스 및 드레인 오프셋 스페이서(55)에서 트랩핑 전자들의 효율을 향상시킨다. 왜냐하면 상기 하이-케이 게이트 유전체, 즉 제1 하이-케이 게이트 유전체(17)의 전자 주입 장벽이 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)보다 더 낮기 때문이다. 위에서 논한 바와 같이, 제1 하이-케이 게이트 유전체(17)의 유전체 재료는 HfO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3, 및 Y2O3 중 적어도 하나로 구성될 수 있다. 일 예에서, 프로그램가능 메모리 디바이스(105)의 제1 하이-케이 게이트 유전체(17)는 HfO2로 구성되고, 그 장벽은 약 1.5eV인데, 이에 비해 상기 게이트 유전체가 SiO2로 구성되는 유사한 디바이스에 있어서는 3.5eV이다.
일 실시예에서, 반도체 디바이스(110)는 제2 하이-케이 게이트 유전체(22) 위에 배치되는 제2 금속 게이트 전극(21)을 갖는 제2 게이트 구조(40)를 포함하는데, 여기서 제2 금속 게이트 전극(21)의 측벽(S2)은 제2 하이-케이 게이트 유전체(22)의 에지(23)에 정렬된다. 반도체 디바이스(110)는 전형적으로 메모리 디바이스에 의한 메모리 기능 대신에 로직 기능을 수행하는 로직 디바이스일 수 있다. 일 실시예에서, 위에서 기술된 반도체 디바이스(110), 이를 형성하는 방법은 상기 반도체 디바이스의 게이트 구조, 즉 제2 게이트 구조(40)에 인접하는 오프셋 스페이서(55) 아래에 배치되는 하이-케이 유전체 재료를 편입시키지 않음으로써 감소된 핫 캐리어 효과를 만들어낸다.
도 9-12는 도 1에 도시된 메모리 디바이스를 형성하는 방법의 또 다른 실시예를 도시하는데, 도 9는 도 3에 도시된 구조의 제1 금속 게이트 전극(16) 상의 제1 희생 스페이서(9) 및 제2 금속 게이트 전극(21) 상의 제2 희생 스페이서(11)를 형성하는 것을 도시한다. 도 5를 참조하여 위에서 기술된 제1 희생 스페이서(9) 및 제2 희생 스페이서(11)를 형성하는 것에 관한 설명은 도 9에 도시된 발명의 실시예에 적용될 수 있다.
도 10은 제2 금속 게이트 전극(21)으로부터 제2 희생 스페이서를 제거하는 것, 그리고 상기 하이-케이 게이트 유전체층의 노출된 부분을 식각하는 것을 도시한다. 위에서 기술된 실시예와 유사하게, 상기 식각 단계는 제1 금속 게이트 전극(16)의 측벽(S1)을 넘어서 확장되는 부분(30)을 갖는 제1 하이-케이 게이트 유전체(17)를 포함하는 제1 게이트 구조(35), 및 제2 금속 게이트 전극(21)의 측벽(S2)에 정렬되는 에지(23)를 갖는 제2 하이-케이 게이트 전극(22)을 포함하는 제2 게이트 구조(40)를 제공한다.
이제 도 11을 참조하면, 다음 공정 단계에서, 확장 소스 및 드레인 영역들(7)이 반도체 기판(5)의 제1 부분(15) 및 제2 부분(20)에 형성된다. 그런 다음, 딥 소스 및 드레인 오프셋 스페이서들(55)이 제1 금속 게이트 전극(16) 및 제2 금속 게이트 전극(21)에 인접하게 형성되고, 딥 소스 및 드레인 영역들(60)은 도 12에 도시된 바와 같이, 반도체 기판(5)의 제1 부분(15) 및 제2 부분(20)에 형성된다.
비록 본 발명은 본 발명에 관한 바람직한 실시예들에 대해 구체적으로 도시되고 기술되었지만, 당해 기술 분야에서 숙련된 자들이라면 본 발명의 사상 및 범위를 벗어나지 않고서 앞서 언급한 내용 및 그 형태들 및 세부 내용들에 관한 기타 변형들이 이뤄질 수 있다는 것을 이해할 것이다. 그러므로, 본 발명은 기술되고 예시된 그 형태 그대로 또는 세부 내용 그대로로 한정되는 것이 아니라, 첨부되는 청구항들의 범위로 정의되도록 의도된다.

Claims (15)

  1. 메모리 디바이스를 형성하는 방법에 있어서,
    제1 부분 및 제2 부분을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 위에(atop) 층이진 게이트 스택(layered gate stack)을 형성하는 단계 - 상기 층이진 게이트 스택은 상기 반도체 기판 위에 위치하는 하이-케이 게이트 유전체층을, 그리고 상기 하이-케이 게이트 유전체층 위에 금속 전극층을 포함함 -;
    상기 반도체 기판의 상기 제1 부분에 위치하는(present) 제1 금속 게이트 전극, 및 상기 반도체 기판의 상기 제2 부분에 위치하는 제2 금속 게이트 전극을 제공하기 위해, 상기 하이-케이 게이트 유전체층 상에서 정지(stop)하게 상기 금속 전극층을 패터닝하는 단계;
    상기 하이-케이 게이트 유전체층 위의 상기 제1 금속 게이트 전극 상에 적어도 하나의 스페이서를 형성하는 단계 - 상기 제1 금속 게이트 전극, 상기 제2 금속 게이트 전극, 및 상기 적어도 하나의 스페이서 아래에 있지 않은 상기 하이-케이 게이트 유전체층의 나머지 부분(remaining portion)은 노출됨 -; 및
    상기 제1 금속 게이트 전극의 측벽을 넘어서 연장되는 부분을 갖는 제1 하이-케이 게이트 유전체, 및 상기 제2 금속 게이트 전극의 측벽에 정렬되는 에지(edge)를 갖는 제2 하이-케이 게이트 유전체를 제공하기 위해 상기 하이-케이 게이트 유전체층의 상기 나머지 부분을 식각하는 단계를 포함하되,
    상기 적어도 하나의 스페이서를 형성하는 단계는 유전체 재료를 증착하는 단계와, 상기 적어도 하나의 스페이서의 폭(width)이 상기 제1 금속 게이트 전극의 측벽을 넘어서 연장되는 상기 제1 하이-케이 게이트 유전체의 부분을 한정하도록(define) 상기 유전체 재료를 이방성으로(anisotropically) 식각하는 단계를 포함하는,
    메모리 디바이스 형성 방법.
  2. 삭제
  3. 청구항 1에 있어서, 상기 반도체 기판의 상기 제1 부분은 분리 영역에 의해 상기 반도체 기판의 상기 제2 부분으로부터 분리되는,
    메모리 디바이스 형성 방법.
  4. 청구항 1에 있어서, 상기 층이진 게이트 스택을 형성하는 단계는 상기 금속 전극층 위에 폴리실리콘층을 더 포함하는,
    메모리 디바이스 형성 방법.
  5. 삭제
  6. 청구항 1에 있어서, 상기 메모리 디바이스 형성 방법은,
    상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극의 형성에 뒤이어, 상기 반도체 기판의 상기 제1 부분 및 상기 제2 부분에 확장 소스 및 드레인 영역들을 형성하는 단계를 더 포함하는,
    메모리 디바이스 형성 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 청구항 1에 있어서, 상기 제1 금속 게이트 전극의 측벽을 넘어서 연장되는 상기 제1 하이-케이 게이트 유전체층의 부분은 2nm에서 40nm의 범위에 있는,
    메모리 디바이스 형성 방법.
  11. 청구항 6에 있어서, 상기 하이-케이 게이트 유전체층의 부분 위에 배치되는 상기 제1 금속 게이트 전극 상의 상기 적어도 하나의 스페이서를 형성하는 단계는 상기 제1 금속 게이트 전극 상의 제1 희생 스페이서 및 상기 제2 금속 게이트 전극 상의 제2 희생 스페이서를 형성하는 단계; 및
    상기 제2 금속 게이트 전극으로부터 상기 제2 희생 스페이서를 제거하는 단계를 포함하고, 상기 제1 금속 게이트 전극 상의 상기 제1 희생 스페이서는 상기 적어도 하나의 스페이서를 제공하는,
    반도체 디바이스 형성 방법.
  12. 메모리 디바이스에 있어서,
    제1 부분 및 제2 부분을 포함하는 반도체 기판;
    제1 게이트 구조 및 상기 제1 게이트 구조에 인접하는 스페이서들을 포함하는 상기 반도체 기판의 상기 제1 부분에 위치하는(present) 프로그램가능 메모리 디바이스 - 상기 제1 게이트 구조는 HfO2, ZrO2, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3 및 이것들의 혼합물들(mixtures)로 구성되는 그룹으로부터 선택되는 제1 하이-케이 게이트 유전체와 직접 물리적으로 접촉하는(in direct physical contact with) 제1 금속 게이트 전극을 포함하고, 상기 제1 하이-케이 게이트 유전체의 일부분은 상기 제1 금속 게이트 전극의 측벽을 넘어 연장되어, 상기 제1 게이트 구조에 인접하는 상기 스페이서들 아래에 위치하며(present), 상기 제1 하이-케이 게이트 유전체의 바깥 에지(outer edge)는 상기 제1 게이트 구조에 인접하는 상기 스페이서들의 바깥 에지에 정렬됨 -; 및
    상기 반도체 기판의 상기 제2 부분에 위치하는 반도체 디바이스 - 상기 반도체 디바이스는 제2 게이트 구조를 포함하고, 상기 제2 게이트 구조는 제2 하이-케이 게이트 유전체 위에 배치되는 제2 금속 게이트 전극을 포함하며, 상기 제2 금속 게이트 전극의 측벽은 상기 제2 하이-케이 게이트 유전체의 에지에 정렬됨 - 를 포함하는,
    메모리 디바이스.
  13. 청구항 12에 있어서, 상기 메모리 디바이스는,
    (ⅰ) 제1 게이트 구조가 상기 제1 금속 게이트 전극 위에 배치되는 제1 폴리실리콘층, 및 상기 제2 금속 게이트 전극 위에 배치되는 제2 폴리실리콘층을 더 포함하는 것;
    (ⅱ) 상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극 중 적어도 하나가 Co, Ni, Ti, W, Mo, Ta, TiN, TaC, WN, 또는 이것들의 조합으로 구성되는 것; 또는
    (ⅲ) 상기 제1 게이트 구조에 인접하는 상기 스페이서들 아래 배치되어 있는 상기 제1 하이-케이 게이트 유전체의 상기 일부분이 상기 제1 금속 게이트 전극의 상기 측벽으로부터 측정될 때 2nm에서 30nm 범위의 길이를 갖는 것,
    중 하나 또는 그 이상을 포함하는,
    메모리 디바이스.
  14. 삭제
  15. 삭제
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050076B2 (en) * 2009-08-07 2011-11-01 Broadcom Corporation One-time programmable memory cell with shiftable threshold voltage transistor
US20110275216A1 (en) * 2010-05-04 2011-11-10 Macronix International Co., Ltd. Two step chemical-mechanical polishing process
CN103258845B (zh) * 2012-02-21 2015-09-09 旺宏电子股份有限公司 半导体结构及其形成方法
DE102012205977B4 (de) * 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren
US9029255B2 (en) 2012-08-24 2015-05-12 Nanya Technology Corporation Semiconductor device and fabrication method therof
US9412859B2 (en) * 2013-03-11 2016-08-09 Globalfoundries Inc. Contact geometry having a gate silicon length decoupled from a transistor length
FR3011386B1 (fr) * 2013-09-30 2018-04-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor mos a espaceurs d'air
US9412851B2 (en) * 2013-12-23 2016-08-09 United Microelectronics Corp. Method for fabricating semiconductor device including a patterned multi-layered dielectric film with an exposed edge
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US9276010B2 (en) * 2014-05-16 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Dual silicide formation method to embed split gate flash memory in high-k metal gate (HKMG) technology
TWI625792B (zh) * 2014-06-09 2018-06-01 聯華電子股份有限公司 半導體元件及其製作方法
US9711596B2 (en) * 2014-06-24 2017-07-18 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including a semiconductor sheet interconnecting a source region and a drain region
KR102240022B1 (ko) 2014-11-26 2021-04-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9793281B2 (en) * 2015-07-21 2017-10-17 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9461137B1 (en) * 2015-09-11 2016-10-04 Applied Materials, Inc. Tungsten silicide nitride films and methods of formation
CN108987399A (zh) * 2017-06-05 2018-12-11 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11081562B2 (en) * 2020-01-06 2021-08-03 Nanya Technology Corporation Semiconductor device with a programmable contact and method for fabricating the same
CN116072703B (zh) * 2023-01-28 2023-06-13 合肥晶合集成电路股份有限公司 一种半导体器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050088821A (ko) * 2004-03-03 2005-09-07 삼성전자주식회사 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489202B1 (en) 2001-05-29 2002-12-03 Ememory Technology, Inc. Structure of an embedded channel write-erase flash memory cell and fabricating method thereof
US6717203B2 (en) 2002-07-10 2004-04-06 Altera Corporation Compact nonvolatile memory using substrate hot carrier injection
US7105891B2 (en) * 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
US6730957B1 (en) 2002-11-05 2004-05-04 Winbond Electronics Corporation Non-volatile memory compatible with logic devices and fabrication method thereof
US6838396B2 (en) * 2003-03-28 2005-01-04 International Business Machines Corporation Bilayer ultra-thin gate dielectric and process for semiconductor metal contamination reduction
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US7118954B1 (en) * 2005-05-26 2006-10-10 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor devices and method of making the same
US7250340B2 (en) 2005-07-25 2007-07-31 Freescale Semiconductor, Inc. Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench
US7112490B1 (en) 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US9070759B2 (en) * 2006-09-25 2015-06-30 Infineon Technologies Ag Semiconductor device and method of making same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050088821A (ko) * 2004-03-03 2005-09-07 삼성전자주식회사 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치

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