TWI462234B - 形成可程式化高介電常數／金屬閘極記憶元件之結構及方法 - Google Patents

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Description

形成可程式化高介電常數/金屬閘極記憶元件之結構及方法
本發明在一具體實施例中係與具有高介電常數閘極介電質及由金屬組成之閘極電極的半導體結構有關。
可程式化記憶體係大量使用於各種電子應用中，例如一次性可程式化熔絲、場可程式化閘極陣列(Field-Programmable Gate Array，FPGA)元件、以及可程式化邏輯陣列(Programmable Logic Array，PLA)。一種常用的可程式化記憶體類型是以熱載子效應為基礎之金屬氧化物半導體場效電晶體(Metal oxide semiconductor field effect transistor，MOSFET)，其中在MOSFET之通道中的高電場產生熱載子，其透過衝擊離子化而產生電子電洞對。電子係注入且被捕集於間隔物中，而電洞則由基板收集。根據電子是否被捕集於間隔物中，即產生邏輯值「0」或「1」。
提供了一種整合可程式化記憶體MOSFET與邏輯MOSFET的方法。概括而言，該方法包含：提供一半導體基板，其包含一第一部分與一第二部分；形成一層狀閘極堆疊，其覆蓋該半導體基板，該層狀閘極堆疊包含覆蓋該半導體基板之一高介電常數閘極介電層以及覆蓋該高介電常數閘極介電層之一金屬電極層；圖樣化留停於該高介電常數閘極介電層上的該金屬電極層，以提供存在該半導體基板之該第一部分中的一第一金屬閘極電極以及存在該半導體基板之該第二部分中的一第二金屬閘極電極；在覆蓋該高介電常數閘極介電層的一部分之該第一金屬閘極電極上形成一間隔物，其中該高介電常數閘極介電層中未下伏於該第一金屬閘極電極之剩餘部分、該第二金屬閘極電極、以及該高介電常數閘極介電層中下伏於該間隔物的該部分被露出；以及蝕刻該高介電常數閘極介電層之該剩餘部分，以提供一第一高介電常數閘極介電質與一第二高介電常數閘極介電質，該第一高介電常數閘極介電質具有延伸超過該第一金屬閘極電極之一側壁的一部分，該第二高介電閘極電極具有與該第二金屬閘極電極之一側壁對齊的一邊緣。
在另一態樣中，提供了一種包含可程式化記憶體MOSFET與傳統MOSFET之記憶元件。概括而言，該記憶元件包含：一半導體基板，其包括一第一部分與一第二部分；一可程式化記憶元件，其存在於該半導體基板的該第一部分中，包含一第一閘極結構以及鄰接該第一閘極結構之間隔物，該第一閘極結構包含覆蓋一第一高介電常數閘極介電質之一第一金屬閘極電極，其中該第一高介電常數閘極介電質的一部分係下伏於該等間隔物而存在；以及一半導體元件，其存在於該半導體基板的該第二部分中，該半導體元件包含一第二閘極結構，該第二閘極結構包含覆蓋一第二高介電常數閘極介電質之一第二金屬閘極電極，其中該第二金屬閘極電極之一側壁係與該第二高介電常數閘極介電質之一邊緣對齊。
在另一態樣中，提供了一種記憶元件，其包含：一閘極結構與鄰接該閘極結構之間隔物，該閘極結構包含覆蓋一高介電常數閘極介電質之一金屬閘極電極，其中該高介電常數閘極介電質的一部分係下伏於鄰接該閘極結構之該等間隔物而存在。
現將揭示本發明之詳細具體實施例；然而，應瞭解所揭之具體實施例僅為例示本發明之用，其可以各種形式來體現。此外，與本發明之各種具體實施例有關而提供的每一個範例係用於例示而非限制。另外，圖式不需按比例繪製，某些特徵可經放大以顯示出特定組件的細部。因此，本文所揭之特定結構性及功能性細節不應被視為限制，而僅代表用於教示熟習此項技術者可以不同方式運用本發明。
本發明之具體實施例係與半導體及記憶元件中的閘極結構有關的新穎方法和結構。如非另行說明，在說明本發明之方法與結構時，下述用語具有下述之意義。
在本文中，「半導體元件」是指一本質(intrinsic)半導體材料，其已經摻雜(亦即已有摻雜劑注入其中)，因而具有不同於該本質半導體之電氣特性。摻雜包含了添加摻質原子至本質半導體中，其改變了熱平衡下該本質半導體的電子與電洞載子濃度。在非本質(extrinsic)半導體中的支配載子濃度(dominant carrier concentration)決定了其係n型或p型半導體。
在本文中，術語「記憶元件」表示電子狀態可被改變且能保持在所改變之狀態的結構；可利用此方式來儲存資訊位元(bit)。
在本文中，「場效電晶體」是指輸出電流(亦即源極-汲極電流)可由對閘極結構施加之電壓加以控制的一種電晶體。場效電晶體具有三個終端，亦即閘極結構、源極區域與汲極區域。
在本文中，術語「元件通道」是指下伏於閘極結構、且在源極區域與汲極區域之間的區域，其在半導體元件開啟時具有傳導性。
在本文中，術語「汲極區域」表示半導體元件中的一摻雜區域，其位於元件通道的末端，載子係通過該汲極區域流出半導體元件。
在本文中，術語「源極區域」係半導體元件中的一摻雜區域，主要載子係自其流入元件通道。
「閘極結構」表示用於控制半導體元件之輸出電流(亦即通道中之載子流)的結構，例如場效電晶體(Field effect transistor，FET)。
在本文中，術語「閘極電極」代表導電度介於0.1Ω/平方至500Ω/平方之材料，其係覆蓋閘極介電質而定位。
在本文中，「閘極介電質」是位於半導體基板與閘極電極之間的一絕緣層(使用非常薄的金屬，因而其一般為300Ω/平方)。
在本文中，「高介電常數」代表介電質材料的特徵為介電常數(k)高於約3.9。
在本文中，「金屬」是一種導電性材料，其中金屬原子係藉由金屬鍵結力而保持在一起，且金屬傳導的能量帶結構與價帶重疊，因此不存在能量間隙(energy gap)。
在本文中，關於一材料移除程序之術語「選擇性」是代表施加材料移除程序時，結構中第一種材料的材料移除率大於結構中至少另一種材料的材料移除率。在一具體實施例中，選擇性蝕刻代表蝕刻選擇率為2:1或更高。
在本文中，「摻質區域」是指本質半導體材料中材料的導電性係基於n型或p型摻質而定的部分。
術語「異向性(anisotropic)」代表在材料移除程序中，在與施加蝕刻物種之材料表面垂直的方向中的材料移除率大於與欲移除材料之表面為平行方向者。
在本文中，「絕緣性」或「介電質」是代表具有之室溫傳導率低於約10-10 (Ω-m)-1 。
術語「直接實體接觸」或「鄰接」表示兩個結構在無任何中間傳導性、絕緣性或半導性材料下接觸。
用語「覆蓋」、「下伏於」、「在頂上」或「在...之上」定義了一種結構關係，其中兩個結構係在兩個結構之交界處可能存在、或不存在傳導性、絕緣性或半導性材料的中間結構下接觸。
在下文中，為了說明的目的，術語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」及其衍生詞係與本發明中圖式的方向有關。
於本說明書中，當指稱述及「一種實施例(one/an embodiment)」、「一實施例」、「一範例具體實施例」等時，其代表所述之具體實施例可包含一特定特徵、結構或特性，但每一個具體實施例不需包含該特定特徵、結構或特性。此外，這些用語都不必須代表相同的具體實施例。另外，在描述與一具體實施例相關之特定特徵、結構或特性時，其係假設不論是否經過明確說明，熟習本項技術者可實施與其他實施例相關之這類特徵、結構或特性。
許多應用(例如晶片上系統)需要在相同晶片上形成可程式化記憶體MOSFET與邏輯MOSFET(亦即非針對記憶應用而配置之MOSFET)。然而，可程式化記憶場效電晶體(FET)與邏輯MOSFET具有不同、且通常為相對抗的需求。舉例而言，在可程式化記憶體MOSFET中，需要提昇電荷捕集以增進程式化效率；相反的，在邏輯MOSFET中，需要抑制電荷捕集以使元件特性之偏移最小化。
在一具體實施例中，本發明提供了在同一半導體基板上形成一高介電常數金屬閘極可程式化記憶金屬氧化物半導體場效電晶體(MOSFET)與一半導體元件(例如邏輯MOSFET)的方法與結構。可程式化記憶體MOSFET可配置來提昇元件的間隔物中電子捕集的效率，且半導體元件可配置來降低熱載子效應。
圖1根據本發明說明一記憶元件之具體實施例。記憶元件可包含含有第一部分15與第二部分20之半導體基板5，其中可程式化記憶元件105係存在於第一部分15中，而半導體元件110係存在於第二部分20中。可程式化記憶元件105可包含第一閘極結構35與鄰接第一閘極結構35之至少一間隔物55。第一閘極結構35可包含覆蓋第一高介電常數閘極介電質17之第一金屬閘極電極16，其中第一高介電常數閘極介電質17的部分30下伏於鄰接第一閘極結構35之至少一間隔物55而存在的。半導體元件110可包含一第二閘極結構40，其由上覆位於一第二高介電常數閘極介電質22之第二金屬閘極電極21組成，其中第二金屬閘極電極21的側壁S2 與第二高介電常數閘極介電質22的邊緣23對齊。
在一具體實施例中，第一高介電常數閘極介電質17的部分30(其下伏於鄰接第一閘極結構35之至少一間隔物55下方而存在)促進了可程式化記憶元件105的記憶功能中電子與電洞的捕集，而第二金屬閘極電極21之側壁S2 (其與第二高介電常數閘極介電質22的邊緣23對齊)降低了半導體元件110中的熱載子效應。
第一閘極結構35另可包含覆蓋該第一金屬閘極電極16之第一多晶矽層14a，第二閘極結構40另可包含覆蓋該第二金屬閘極電極21之第二多晶矽層14b。在某些具體實施例中可省略多晶矽層14a與14b。可程式化記憶元件105與半導體元件110另可包含延伸源極與汲極區域7以及深源極與汲極區域60，如圖1所示。上述記憶元件與形成記憶元件的方法現將參照圖2至圖12做更詳細的說明。
圖2說明了一種用於本發明一具體實施例中的初始結構。該初始結構可包含覆蓋半導體基板5之層狀閘極堆疊10。層狀閘極堆疊10可包含覆蓋半導體基板5之高介電常數閘極介電層12以及覆蓋高介電常數閘極介電層12之金屬電極層13。一般而言，層狀閘極堆疊10另包含覆蓋金屬電極層13之多晶矽層14。
半導體基板5可包含、但不限於：任何半導體材料，例如傳統的含矽材料、含鍺材料、砷化鎵(GaAs)、砷化銦(InAs)與其他類似半導體。含矽材料包含、但不限於：矽(Si)、矽塊材(bulk)、單晶矽、多晶矽、矽化鍺(SiGe)、非晶矽、絕緣層上覆矽(Silicon-on-Insulator，SOI)基板、絕緣層上覆矽化鍺(SiGe-on-Insulator，SGOI)基板、退火多晶矽、以及多晶矽線結構。當半導體基板5為絕緣層上覆矽(SOI)或絕緣層上覆矽化鍺(SGOI)基板時，在埋藏絕緣層頂上的含矽層之厚度可具有約30nm或更大之次方。SOI或SGOI基板可利用本技藝中的習知技術而加以製造。舉例而言，SOI或SGOI基板可利用熱結合程序製造，或者是藉由離子佈植程序加以製造，其在本技藝中係指氧離子佈植分離(Separation by Ion Implantation of Oxygen，SIMOX)技術。
隔離區域6可形成於半導體基板5中，其中隔離區域6分隔出半導體基板5的第一部分15與半導體基板5的第二部分20。隔離區域6可為一淺溝渠隔離(Shallow trench isolation，STI)。STI區域係藉由利用傳統乾式蝕刻程序(例如反應性離子蝕刻(Reactive-ion etching,RIE)或電漿蝕刻)在半導體基板5中蝕刻出一溝渠而形成。視需要對溝渠襯以一傳統內襯材料(例如氧化物)，接著利用化學氣相沉積(Chemical vapor deposition，CVD)或其他類似沉積程序在溝渠中填入多晶矽或其他類似STI之介電材料(例如氧化物及/或氮化物)。在沉積之後視需要使STI介電質緻密化(densified)。視需要使用一傳統平面化程序(例如化學機械拋光(Chemical-mechanical polishing，CMP)來提供平面結構。在某些具體實施例中，該隔離區域係由傳統矽係局部氧化程序而形成之一矽局部氧化(Local Oxidation of Silicon,，LOCOS)區域。
仍參圖2，高介電常數閘極介電層12係形成於半導體基板5頂上，其一般係一含氧化物材料且一般大於約0.8nm厚。較典型的，高介電常數閘極介電層12係介於1.0nm至2.0nm厚，然也可為較小、或較大之厚度。
高介電常數閘極介電層12可為單層或較典型的包含多重材料層。舉例而言，高介電常數閘極介電層12可包含一界面層(一般為氧化矽、氮化矽或氮氧化矽)與一高介電常數材料(其介電常數大於7)。高介電常數閘極介電層12也可由一或多種材料組成，包含、但不限於：氧化矽、氮化矽、氮氧化矽、金屬氧化物(例如氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鑭、氧化鑭鋁、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、以及這些材料的任意組合)。
高介電常數閘極介電層12可利用沉積技術而形成，包含、但不限於：化學氣相沉積(CVD)、原子層CVD(Atomic Layer CVD，ALCVD)、脈衝式CVD、電漿輔助CVD、濺鍍以及化學溶液沉積。在另一範例中，高介電常數閘極介電層12更包含一界面層，其可藉由氧化、氮氧化、氮化、化學氧化及/或電漿或輻射處理而形成。請注意高介電常數閘極介電層12係接著被蝕刻以形成第一閘極結構的第一高介電常數閘極介電質與第二閘極結構的第二高介電常數閘極介電質。
金屬電極層13係利用沉積程序(例如CVD、電漿輔助CVD、電鍍、及/或濺鍍)、然後進行平面化而形成在高介電常數閘極介電層12頂上。金屬電極層13可包含任何傳導性金屬，包含、但不限於：鎢、鎳、鈦、鉬、鉭、銅、鉑、銀、金、釕、銥、銠、錸、及含有前述傳導性元素金屬中至少一者之合金。當使用傳導性元素組合時，可在傳導性材料之間形成一非必須擴散阻障材料(未示於圖中)，例如氮化鉭(TaN)或氮化鎢(WN)。金屬電極層13可具有介於5nm至50nm間之厚度T1 。更典型地，金屬電極層13之厚度T1 係介於7.5nm至20nm間。請注意金屬電極層13接著被蝕刻以形成第一閘極結構的第一金屬閘極電極以及第二閘極結構的第二金屬閘極電極。
仍參圖2，可藉由化學氣相沉積(CVD)來沉積多晶矽層14。多晶矽層14可以元素週期表中III-A族或V族之元素加以摻雜。摻質可於多晶矽層14的沉積期間注入、或是在形成閘極結構10之後注入。多晶矽層14可具有介於20nm至200nm間之厚度T2 。更典型地，多晶矽層14之厚度T2 係介於40nm至80nm間。再次強調在本發明之某些具體實施例中可省略多晶矽層14。請注意多晶矽層14接著被蝕刻以形成第一閘極結構的第一多晶矽層與第二閘極結構的第二多晶矽層。
圖3說明圖樣化多晶矽層(如果存在的話)與圖樣化留停於高介電常數閘極介電層12上的金屬電極層以提供在半導體基板5之第一部分15中存在的第一金屬閘極電極16，以及在半導體基板5之第二部分20中存在的第二金屬閘極電極21。第一金屬閘極電極16與第二金屬閘極電極21係利用光顯影與蝕刻程序步驟而形成。具體而言，藉由施加一遮罩層(光阻劑、或具有下伏硬遮罩之光阻劑)至欲蝕刻之表面而產生圖樣；將光阻劑暴露於輻射圖樣；然後利用光阻顯影劑顯影該圖樣至光阻劑中。一旦完成光阻劑的圖樣化，光阻劑所覆蓋的區段即受到保護，而暴露區域即利用選擇性蝕刻程序(其移除未受保護之區域)予以移除。在一具體實施例中，多晶矽層係經蝕刻後作為提供第一金屬閘極電極16與第二金屬閘極電極21之蝕刻程序期間的蝕刻遮罩。請注意第一閘極結構35中存在有第一多晶矽層14a而第二閘極結構40中存在有第二多晶矽層14b之本發明的具體實施例中，可利用上述蝕刻程序來提供第一多晶矽層14a與第二多晶矽層14b。
圖4說明在半導體基板5的第一部分15與第二部分20中形成延伸源極與汲極區域7。延伸源極與汲極區域7可藉由將n型或p型摻質以離子佈植至半導體基板5中而形成。P型場效電晶體(P-type FET，PFET)元件是藉由以元素週期表第V族元素來摻雜延伸源極與汲極區域7而於含矽半導體基板中產生；N型場效電晶體(N-type FET，NFET)元件是藉由以元素週期表第V-A族元素來摻雜延伸源極與汲極區域7而於含矽半導體基板中產生。在一範例中，延伸源極與汲極區域7之摻質包含砷(As)，其中砷是以介於2keV至5keV間之能量加以佈植，其佈植濃度介於每平方公分5×1013 個原子至每平方公分1×1015 個原子。環區(Halo regions，圖中未示)可形成在延伸源極與汲極區域7下方，其利用傾斜式離子佈植而進行，且其摻質之傳導類型係與延伸源極與汲極區域7相反。視需要可於形成延伸源極與汲極區域7之前形成一延伸偏移間隔物，其可含氮化物且未示於圖中。如果存在的話，延伸偏移間隔物係於形成延伸源極與汲極區域7之後移除。
圖5說明了在含有第一金屬閘極電極16之第一閘極結構35側壁上的第一犧牲間隔物9、以及在第二金屬閘極電極21的第二閘極結構40側壁上的第二犧牲間隔物11。第一犧牲間隔物9與第二犧牲間隔物11可由介電材料組成，例如氧化物、氮化物、氮氧化物或其組合。一般而言，第一犧牲間隔物9與第二犧牲間隔物11係由氮化物組成，例如氮化矽。第一犧牲間隔物9與第二犧牲間隔物11係由形成程序所提供，例如沉積或熱成長。舉例而言，第一犧牲間隔物9與第二犧牲間隔物11可由沉積程序(例如化學氣相沉積(CVD))結合異向性蝕刻(例如反應性離子蝕刻)而形成。第一犧牲間隔物9與第二犧牲間隔物11可各具有之寬度W1 一般係介於5nm至60nm間，然也可為較小、或較大之寬度。更典型地，第一犧牲間隔物9與第二犧牲間隔物11可各具有之寬度W1 係介於10nm至20nm間。
圖6說明自第二閘極結構40移除第二犧牲間隔物11，其中高介電常數閘極介電層12的剩餘部分12a(其未下伏於第一金屬閘極電極16)、第二金屬閘極電極21、以及高介電常數閘極介電層12下伏於第一犧牲間隔物9的該部分被露出。在一具體實施例中，高介電常數閘極介電層12的暴露部分(亦即剩餘部分12a)係由形成一蝕刻遮罩25而加以選擇，蝕刻遮罩25覆蓋半導體基板5的第一部分15並對其保護，其中存在有含第一金屬閘極電極16與第一犧牲間隔物9之第一閘極結構30，其中蝕刻遮罩25並不覆蓋介電層12中存在第二部分20內之該部分的。另外，如圖6所示，經暴露之第一介電層12的剩餘部分12a並未下伏於第二金屬閘極導體21而存在。
在一具體實施例中，蝕刻遮罩25係覆蓋半導體基板5的第一部分15而形成。在一具體實施例中，蝕刻遮罩25係一硬遮罩，其係利用沉積、光顯影與高選擇性蝕刻而形成。在一範例中，硬遮罩層首先上覆在半導體基板5之第一部分15與第二部分20而沉積。硬遮罩層可包含介電質系統，其可由化學氣相沉積(CVD)與相關方法加以沉積。一般而言，硬遮罩之組成包含氧化矽、碳化矽、氮化矽、氮碳化矽等。也可使用旋塗之介電質作為硬遮罩層，包含、但不限於：矽酸鹽(Silsequioxanes)、矽氧烷(Siloxanes)與硼磷矽酸鹽玻璃(Boron Phosphate Silicon Glass，BPSG)。
接著利用光顯影來圖樣化硬遮罩層。具體而言，藉由施加一光阻劑至欲圖樣化之表面而產生圖樣，其藉由暴露光阻劑至輻射圖樣而產生，其中該圖樣接著利用光阻顯影劑而顯影至光阻劑中。一旦完成光阻劑的圖樣化，光阻劑所覆蓋的區段即受到保護，而暴露區域即利用選擇性蝕刻程序(其移除形成蝕刻遮罩25之硬遮罩層的未受保護之區域)予以移除。
在另一範例中，光阻遮罩係用以取代蝕刻遮罩25之硬遮罩。光阻遮罩係藉由施加光阻層、暴露該光阻至輻射圖樣、以及利用光阻顯影劑將該圖樣顯影至光阻劑中而提供。一旦完成光阻劑的圖樣化，半導體基板5受剩餘光阻劑覆蓋的部分係受保護。
在形成蝕刻遮罩25之後，接著藉由具有高選擇性的蝕刻程序來移除第二犧牲間隔物11，該蝕刻程序對移除第二犧牲間隔物11之材料具有高度選擇性，其不實質地蝕刻該蝕刻遮罩25、第二金屬閘極電極21和覆蓋第二金屬閘極電極21而定位之第二多晶矽層14b(如果存在的話)、以及半導體基板5。在移除第二犧牲間隔物11之後，可利用蝕刻程序(例如選擇性蝕刻)來移除蝕刻遮罩25。
圖7說明在移除蝕刻遮罩之後蝕刻高介電常數閘極介電層的剩餘部分(亦即暴露部分)，以提供第一高介電常數閘極介電質17與第二高介電質閘極介電質22，其中第一高介電常數閘極介電質17具有延伸超過第一金屬閘極電極16之側壁S1 的部分30，而第二高介電質閘極介電質22具有與第二金屬閘極電極21之側壁S2 對齊之邊緣23。術語「對齊」是用來描述第二高介電常數閘極介電質22的邊緣23與第二金屬閘極電極21的側壁S2 之間的關係表示邊緣23之外面與第二金屬閘極電極21之側壁S2 的外面共平面，亦即存在於相同平面。更具體而言，在一具體實施例中，邊緣23的外面與側壁S2 的外面皆存在於與平行於半導體基板5之上表面的平面實質垂直的一平面上。
高介電常數閘極介電層的剩餘部分(亦即暴露部分)可以蝕刻程序加以移除，例如異向性蝕刻程序(例如反應性離子蝕刻(RIE))。在一具體實施例中，蝕刻程序係一選擇性蝕刻程序，其中蝕刻化學作用選擇性對半導體基板5、第一閘極結構35、第二閘極結構40與第一犧牲間隔物9移除高介電常數閘極介電層之材料。
第一高介電常數閘極介電質17之部分30(其下伏於鄰接第一閘極結構35之第一犧牲間隔物9而存在)具有之長度L1 係介於2nm至40nm間(從第一金屬閘極電極16的側壁量起)。更典型地，第一高介電常數閘極介電質17中下伏於第一犧牲間隔物9的該部分之長度L1 係介於5nm至20nm之間(從第一金屬閘極電極16的側壁量起)。
圖8說明了形成鄰接第一閘極結構35與第二閘極結構40之深源極與汲極偏移間隔物55、以及在半導體基板5的第一部分15與第二部分20中形成深源極與汲極區域60。在一具體實施例中，在形成深源極與汲極間隔物55之前，係利用蝕刻程序移除第一閘極結構35的第一犧牲間隔物9。類似於第一與第二犧牲間隔物9、11，深源極與汲極間隔物55係由介電材料組成。深源極與汲極間隔物55一般係由氮化物、或氧化物與氮化物材料之組合構成。在一範例中，深源極與汲極間隔物55包含一氮化物，例如四氮化三矽(Si3 N4 )。深源極與汲極間隔物55可利用沉積與蝕刻程序形成。深源極與汲極間隔物55具有之間隔物寬度W2係介於10nm至60nm，一般約為15nm。
在深源極與汲極間隔物55形成之後，進行較高能量的離子佈植以形成深源極與汲極區域60。這些佈植係以比延伸源極與汲極區域7佈植更高的能量及更高的摻質濃度來進行。深源極與汲極區域60一般係以與延伸源極與汲極區域7一致的摻質類型來進行摻雜。
在深源極與汲極區域60形成之後，利用傳統程序藉由活化退火(例如、但不限於：快速熱退火、爐式退火、閃燈退火、雷射退火或這些程序之任意組合)來活化源極與汲極區域60。活化退火係以850℃至1350℃間之溫度進行。
仍參圖8，在一具體實施例中，本發明之記憶元件包含存在於半導體基板5之第一部分15中之可程式化記憶元件105、以及存在於半導體基板5之第二部分20中之半導體元件110。
在一具體實施例中，可程式化記憶元件105係一熱載子記憶場效電晶體(FET)。可程式化記憶元件105可包含第一閘極結構35與鄰接第一閘極結構35之至少一間隔物(亦即深源極與汲極偏移間隔物55)，其中第一閘極結構35包含覆蓋第一高介電常數閘極介電質17之第一金屬閘極電極16，其中該第一高介電常數閘極介電質17之部分30係下伏於鄰接第一閘極結構35之間隔物55而存在。如圖8所示，第一閘極結構35也可包含覆蓋第一金屬閘極電極16之第一多晶矽層14a。在一具體實施例中，在熱載子記憶FET(亦即可程式化記憶元件105)之深源極與汲極偏移間隔物55下方存在的第一高介電常數閘極介電質17的部分30可提昇深源極與汲極偏移補償間隔物55中捕集電子的效率，這是因為高介電常數閘極介電質(亦即第一高介電常數閘極介電質17)的電子注入阻障比二氧化矽(SiO2 二氧化矽)或氮化矽(四氮化三矽)間隔物55更低。如上所述，第一高介電常數閘極介電質17之介電材料係由二氧化鉿(HfO2 )、二氧化鋯(ZrO2 )、三氧化二鋁(Al2 O3 )、二氧化鈦(TiO2 )、三氧化二鑭(La2 O3 )、三氧化鍶鈦(SrTiO3 )、三氧化鑭鋁(LaAlO3 )、三氧化二釔(Y2 O3 )中至少一者所組成。在一範例中，當可程式化記憶元件105的第一高介電常數閘極介電質17是由二氧化鉿構成時，其阻障約為1.5eV；而在以二氧化矽構成閘極介電質的類似元件中，阻障則為3.5eV。
在一具體實施例中，半導體元件110包含第二閘極結構40，其具有覆蓋第二高介電常數閘極介電質22之第二金屬閘極21，其中第二金屬閘極電極21的側壁S2 與第二高介電常數閘極介電質22之邊緣23對齊。半導體元件110可為一邏輯元件，其一般係執行邏輯功能，而非由記憶元件所執行之記憶功能。在一具體實施例中，上述半導體元件110與其形成方法藉由不在下伏於鄰接半導體元件的閘極結構(亦即第二閘極結構40)之偏移間隔物55併入高介電常數介電材料而產生較少的熱載子效應。
圖9至圖12說明了如圖1所示之記憶元件的形成方法的另一具體實施例，其中圖9說明了在圖3所示之結構的第一金屬閘極電極16上形成第一犧牲間隔物9以及在第二金屬閘極電極21上形成第二犧牲間隔物11。參照圖5所說明的上述第一犧牲間隔物9與第二犧牲間隔物11之形成亦可施加於圖9所述之本發明具體實施例。
圖10說明了自第二金屬閘極電極21移除第二犧牲間隔物、以及蝕刻該高介電常數閘極介電層的暴露部分。與上述具體實施例類似，該蝕刻步驟提供含有第一高介電常數閘極介電質17之第一閘極結構35與含有第二高介電常數閘極介電質22之第二閘極結構40，其中第一高介電常數閘極介電質17具有延伸超過第一金屬閘極電極16之側壁S1 的部分30，而第二高介電常數閘極介電質22具有與第二金屬閘極電極21之側壁S2 對齊之邊緣23。
現參圖11，在下一處理步驟中，係於半導體基板5的第一部分15與第二部分20中形成延伸源極與汲極區域7。接著形成深源極與汲極偏移間隔物55，其鄰接第一金屬閘極電極16與第二金屬閘極電極21，且深源極與汲極區域60係形成於半導體基板5的第一部分15與第二部分20中，如圖12所示。
雖然本發明係參照其較佳具體實施例加以顯示與說明，熟習本項技術者應知在不背離本發明精神與範疇下亦可在形式或細部上進行前述或其他變更。因此，本發明不應限制於所述及所例示之確切形式與細部，而是由如附屬申請專利範圍所界定。
5．．．半導體基板
6．．．隔離區域
7．．．延伸源極與汲極區域
9．．．第一犧牲間隔物
10．．．層狀閘極堆疊/閘極結構
11．．．第二犧牲間隔物
12．．．高介電常數閘極介電層
12a．．．剩餘部分
13．．．金屬電極層
14．．．多晶矽層
14a．．．第一多晶矽層
14b．．．第二多晶矽層
15．．．第一部分
16．．．第一金屬閘極電極
17．．．第一高介電常數閘極介電質
20．．．第二部分
21．．．第二金屬閘極電極
22．．．第二高介電常數閘極介電質
23．．．邊緣
25．．．蝕刻遮罩
30．．．部分
35．．．第一閘極結構
40．．．第二閘極結構
55．．．間隔物
60．．．深源極與汲極區域
105．．．可程式化記憶元件
110．．．半導體元件
S1 ．．．側壁
S2 ．．．側壁
W1 、W2 ．．．寬度
T1 、T2 ．．．厚度
L1 ．．．長度
上述實施方式係以示例方式說明，其並非用於單獨限制本發明；上述實施方式可結合所附圖式而加以瞭解，其中相同的元件符號代表相同的零件與部件，其中：
圖1係根據本發明一具體實施例之記憶元件的側截面圖。
圖2係包含有覆蓋半導體基板之層狀閘極堆疊的初始結構之側截面圖；該層狀閘極堆疊包含覆蓋該半導體基板之高介電常數閘極介電層與覆蓋該高介電常數閘極介電層之金屬電極層。
圖3係一側截面圖，其說明了圖樣化留停於該高介電常數閘極介電層上的該金屬電極層，以提供存在該半導體基板之該第一部分中的一第一金屬閘極電極以及存在該半導體基板之該第二部分中的一第二金屬閘極電極。
圖4係一側截面圖，其說明了在該半導體基板的該第一部分與該第二部分中形成延伸源極與汲極區域。
圖5係一側截面圖，其說明了在該第一金屬閘極電極上形成一第一犧牲間隔物以及在該第二金屬閘極電極上形成一第二犧牲間隔物。
圖6係一側截面圖，其說明了自該第二金屬閘極電極移除該第二犧牲間隔物，其中該高介電常數閘極介電質中未下伏於該第一金屬閘極電極之剩餘部分、該第二金屬閘極電極、以及該高介電常數閘極介電質中下伏於該第一犧牲間隔物的該部分被露出。
圖7係一側截面圖，其說明了蝕刻該高介電常數閘極介電層的該剩餘部分，以提供一第一高介電常數閘極介電質與一第二高介電常數閘極介電質，該第一高介電常數閘極介電質具有延伸超過該第一金屬閘極電極之一側壁的一部分，該第二高介電常數閘極介電質具有與該第二金屬閘極電極之一側壁對齊的一邊緣。
圖8係一側截面圖，其說明了形成鄰接該第一金屬閘極電極與該第二金屬閘極電極之偏移間隔物，以及在該半導體基板的該第一部分與該第二部分中形成深源極與汲極區域。
圖9至圖12說明了本發明之另一具體實施例，其始於圖3所說明之結構，其中圖9說明了在該第一金屬閘極電極上形成一第一犧牲間隔物以及在該第二金屬閘極電極上形成一第二犧牲間隔物。
圖10說明自該第二金屬閘極電極移除該第二犧牲間隔物、以及執行該高介電常數閘極介電層的剩餘部分的蝕刻以提供一第一高介電常數閘極介電質與一第二高介電常數閘極介電質，該第一高介電常數閘極介電質具有延伸超過該第一金屬閘極電極之該側壁之該部分，該第二高介電常數閘極介電質具有與該第二金屬閘極電極之該側壁對齊的該邊緣。
圖11係一側截面圖，其說明了在該半導體基板的該第一部分與該第二部分中形成延伸源極與汲極區域。
圖12係一側截面圖，其說明了形成鄰接該第一金屬閘極電極與該第二金屬閘極電極之偏移間隔物；以及在該半導體基板的該第一部分與該第二部分中形成深源極與汲極區域。
上述圖式代表本發明之一些具體實施例，其僅為例示之用，而非用於單獨限制本發明之範疇。
5．．．半導體基板
6．．．隔離區域
7．．．延伸源極與汲極區域
14a．．．第一多晶矽層
14b．．．第二多晶矽層
15．．．第一部分
16．．．第一金屬閘極電極
17．．．第一高介電常數閘極介電質
20．．．第二部分
21．．．第二金屬閘極電極
22．．．第二高介電常數閘極介電質
23．．．邊緣
30．．．部分
35．．．第一閘極結構
40．．．第二閘極結構
55．．．間隔物
60．．．深源極與汲極區域
105．．．可程式化記憶元件
110．．．半導體元件
S2 ．．．側壁

Claims (23)

  1. 一種用於形成一記憶元件的方法，包含：提供一半導體基板，該半導體基板包含一第一部分與一第二部分；形成一層狀閘極堆疊，覆蓋該半導體基板，該層狀閘極堆疊包含覆蓋該半導體基板之一高介電常數閘極介電層以及覆蓋該高介電常數閘極介電層之一金屬電極層；圖樣化留停於該高介電常數閘極介電層上的該金屬電極層，以提供存在於該半導體基板之該第一部分中的一第一金屬閘極電極，以及存在於該半導體基板之該第二部分中的一第二金屬閘極電極；在覆蓋該高介電常數閘極介電層的一部分之該第一金屬閘極電極上形成至少一間隔物，其中該高介電常數閘極介電層中未下伏於該第一金屬閘極電極之一剩餘部分、該第二金屬閘極電極、以及該至少一間隔物被露出；以及蝕刻該高介電常數閘極介電層之該剩餘部分，以提供一第一高介電常數閘極介電質與一第二高介電常數閘極介電質，該第一高介電常數閘極介電質具有延伸超過該第一金屬閘極電極之一側壁的一部分，該第二高介電常數閘極介電質具有與該第二金屬閘極電極之一側壁對齊的一邊緣；其中形成該至少一間隔物包含沉積一介電材料，及非等向性蝕刻該介電材料致使該至少一間隔物的寬度定義該第一高介電常數閘極介電層的部分，其延伸過該第一金屬閘極電極之該側壁。
  2. 如申請專利範圍第1項之方法，其中該半導體基板係一絕緣層上半導體(SOI)基板或一塊材半導體基板。
  3. 如申請專利範圍第1項之方法，其中該高介電常數閘極介電層係擇自使用以下沉積製程所組成之群組所沉積，其包含化學氣相沉積(CVD)、原子層CVD(ALCVD)、脈衝式CVD、電漿輔助CVD、濺鍍、及化學溶液沉積。
  4. 如申請專利範圍第1項之方法，其中該半導體基板的該第一部分係藉由一隔離區域而與該半導體基板的該第二部分分隔。
  5. 如申請專利範圍第4項之方法，其中該隔離區域為一淺溝渠隔離區域。
  6. 如申請專利範圍第1項之方法，其中該層狀閘極堆疊的形成更包含覆蓋該金屬電極層之一多晶矽層。
  7. 如申請專利範圍第1項之方法，更包含在形成該第一金屬閘極電極與該第二金屬閘極電極之後，於該半導體基板的該第一部分與該第二部分中形成延伸源極與汲極區域。
  8. 如申請專利範圍第7項之方法，其中在覆蓋該高介電常數閘極介電層的該部分上的該第一金屬閘極電極上形成至少一間隔物係包含在該第一金屬閘極電極上形成一第一犧牲間隔物，及在該第二金屬閘極電極上形成一第二犧牲間隔物；以及自該第二金屬閘極電極移除該第二犧牲間隔物，其中在該第一金屬閘極電極上的該第一犧牲間隔物係提供該至少一間隔物。
  9. 如申請專利範圍第8項之方法，更包含自該第一金屬閘極電極移除該第一犧牲間隔物。
  10. 如申請專利範圍第9項之方法，更包含形成鄰接該第一金屬閘極電極與該第二金屬閘極電極之偏移間隔物，以及在該半導體基板的該第一部分與該第二部分中形成深源極與汲極區域。
  11. 如申請專利範圍第8項之方法，更包含形成鄰接該第一金屬閘極電極與該第二金屬閘極電極之偏移間隔物；以及在該半導體基板的該第一部分與該第二部分中形成深源極與汲極區域。
  12. 如申請專利範圍第1項之方法，其中該第一高介電常數閘極介電質延伸超過該第一金屬閘極電極之該側壁的該部分係介於2nm至40nm之間。
  13. 如申請專利範圍第1項之方法，其中該高介電常數閘極介電層的該部分，其延伸過該第一金屬閘極電極之該側壁的範圍係從5nm至20nm。
  14. 如申請專利範圍第1項之方法，其中該第一高介電常數閘極介電質與該第二高介電常數閘極介電質中至少一者係由二氧化鉿(HfO2 )、二氧化鋯(ZrO2 )、三氧化二鋁(Al2 O3 )、二氧化鈦(TiO2 )、三氧化二鑭(La2 O3 )、三氧化鍶鈦(SrTiO3 )、三氧化鑭鋁(LaAlO3 )、三氧化二釔(Y2 O3 )及其混合物所組成。
  15. 如申請專利範圍第1項之方法，其中該金屬電極層具有一厚 度，其範圍係從5nm至50nm。
  16. 如申請專利範圍第1項之方法，其中該金屬電極層係使用化學氣相沉積、電鍍、濺鍍或其任意組成方法所沉積。
  17. 如申請專利範圍第1項之方法，其中包含該金屬閘極電極的第一該記憶元件為一熱載子記憶場效電晶體(FET)。
  18. 如申請專利範圍第17項之方法，其中具有該第一高介電常數閘極介電質的該熱載子記憶場效電晶體的電子注入阻障等於1.5eV。
  19. 如申請專利範圍第18項之方法，其中該第二金屬閘極電極為一邏輯元件的一組件。
  20. 一種記憶元件，其包含：一半導體基板，包括一第一部分與一第二部分；一可程式化記憶元件，存在於該半導體基板的該第一部分中，包含一第一閘極結構以及鄰接該第一閘極結構之間隔物，該第一閘極結構包含一第一高介電常數閘極介電質與一第一金屬閘極電極直接實體接觸，該第一高介電常數閘極介電質係由二氧化鉿(HfO2 )、二氧化鋯(ZrO2 )、三氧化二鋁(Al2 O3 )、二氧化鈦(TiO2 )、三氧化二鑭(La2 O3 )、三氧化鍶鈦(SrTiO3 )、三氧化鑭鋁(LaAlO3 )、三氧化二釔(Y2 O3 )及其混合物所組成，其中該第一高介電常數閘極介電質的一部分延伸過該第一金屬閘極電極之一側壁，且係下伏 於鄰接該第一閘極結構之該等間隔物而存在，其中該第一高介電常數閘極介電質的一外側邊緣係與該第一閘極結構之該等間隔物的外側邊緣對齊；以及一半導體元件，存在於該半導體基板的該第二部分中，該半導體元件包含一第二閘極結構，該第二閘極結構包含覆蓋一第二高介電常數閘極介電質之一第二金屬閘極電極，其中該第二金屬閘極電極之一側壁係與該第二高介電常數閘極介電質之一邊緣對齊。
  21. 如申請專利範圍第20項之記憶元件，其中該第一閘極結構更包含覆蓋該第一金屬閘極電極之一第一多晶矽層以及覆蓋該第二金屬閘極電極之一第二多晶矽層。
  22. 如申請專利範圍第20項之記憶元件，其中該第一金屬閘極電極與該第二金屬閘極電極中至少一者係由鈷(Co)、鎳(Ni)、鈦(Ti)、鎢(W)、鉬(Mo)、鉭(Ta)、氮化鈦(TiN)、碳化鉭(TaC)、氮化鎢(WN)或其組合物所組成。
  23. 如申請專利範圍第20項之記憶元件，其中該第一高介電常數閘極介電質中下伏於鄰接該第一閘極結構之該等間隔物而存在的該部分所具有之長度係介於2nm至30nm之間，該長度係自該第一金屬閘極電極的該側壁量起。
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