KR20040034087A - 반도체 소자의 듀얼 금속 게이트 형성방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 165
- 239000002184 metal Substances 0.000 title claims abstract description 165
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000009977 dual effect Effects 0.000 title claims abstract description 25
- 230000008569 process Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 24
- 239000000203 mixture Substances 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000005137 deposition process Methods 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 4
- 229910004200 TaSiN Inorganic materials 0.000 claims description 3
- 229910010037 TiAlN Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 239000010408 film Substances 0.000 description 161
- 238000000231 atomic layer deposition Methods 0.000 description 11
- 239000002243 precursor Substances 0.000 description 11
- 229910052715 tantalum Inorganic materials 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- CUJRVFIICFDLGR-UHFFFAOYSA-N acetylacetonate Chemical compound CC(=O)[CH-]C(C)=O CUJRVFIICFDLGR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000006104 solid solution Substances 0.000 description 2
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 description 2
- 229910021330 Ti3Al Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000010587 phase diagram Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 게이트의 형성 공정을 용이하게 수행함과 동시에 PMOS와 NMOS에서 최적의 일함수값을 각각 확보할 수 있는 반도체 소자의 듀얼 금속 게이트 형성방법을 제공한다.
본 발명은 제 1 도전형의 제 1 MOS 영역과, 제 2 도전형의 제 2 MOS 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 제 1 MOS 영역의 게이트 절연막 상에 제 1 MOS의 일함수값을 조절하기 위한 제 1 금속막 패턴을 형성하는 단계; 제 1 금속막 패턴을 덮도록 상기 기판 전면 상에 제 2 MOS의 일함수값을 조절하기 위한 제 2 금속막을 형성하는 단계; 제 2 금속막 상부에 저저항의 제 3 금속막을 형성하는 단계; 제 1 및 제 2 MOS 영역의 제 3 금속막 상에 제 1 및 제 2 하드 마스크를 형성하는 단계; 및 하드 마스크를 이용하여 하부의 금속막들을 식각하여 제 1 MOS 영역에 제 2 및 제 3 금속막으로 이루어진 제 1 게이트를 형성함과 동시에 제 2 MOS 영역에 제 1 내지 제 3 금속막으로 이루어진 제 2 게이트를 형성하는 단계를 포함하는 반도체 소자의 듀얼 금속 게이트 형성방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히 PMOS 및 NMOS에서 최적의 일함수값을 확보할 수 있는 반도체 소자의 듀얼 금속 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인룰의 감소에 의해 폴리실리콘막을 이용한 게이트에서는 더 이상 미세선폭 상에서 요구되는 저저항값을 구현할 수 없을 뿐만 아니라, 폴리실리콘막의 공핍현상(depletion)에 의해 게이트 절연막의 유효두께 증가, p+ 또는 n+ 폴리실리콘 게이트로부터 기판으로의 도펀트 침투현상 및 도펀트 분포 변동에 의한 문턱전압(threshold voltage; Vth) 변화 등의 문제가 발생한다.
따라서, 최근에는 고집적화에 대응하는 저저항값을 확보함과 동시에 게이트의 공핍현상을 최소화하기 위하여, 폴리실리콘막 대신 단일 금속막을 이용하여 게이트를 제조하는 방법에 대한 많은 연구가 이루어지고 있다. 이러한 금속 게이트의 경우에는 근본적으로 도펀트를 사용하지 않기 때문에 도펀트에 의한 문제가 발생하지 않고, 금속막으로서 일함수가 실리콘의 중간 밴드갭에 위치하는 금속막을 사용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 대칭적으로 문턱전압을 형성할 수 있다. 또한, 금속 게이트의 물질로서는 W, WN, Ti, TiN, Mo, MoN, Ta, TaN, Ti3Al 및 Ti3AlN 등을 사용할 수 있는데, 이중 TiN 또는 WN을 중심으로 활발한 연구가 진행되고 있다.
그러나, TiN 또는 WN의 단일 금속을 이용한 게이트의 일함수(work function) 값이 4.75 내지 4.85eV 정도여서 미드갭(mid-gap) 일함수에서 밸런스밴드(valence band) 쪽으로 가깝게 일함수를 형성하기 때문에, CMOS 소자를 제조하는 경우, 표면채널 PMOS의 경우에는 일함수가 어느 정도 적합한 수준이지만, NMOS의 경우 예컨대 채널 도핑을 2 내지 5 ×1017/㎤ 정도로 할 경우 Vth가 0.8내지 1.2V 정도로 높게 나타나므로, 0.3 내지 0.6V 정도의 Vth가 요구되는 저전압 또는 저전력의 특성을 갖는 고성능 소자 제조에 적합하지 못하다.
따라서, NMOS와 PMOS에서 동시에 0.3 내지 0.6V 정도의 낮은 Vth를 얻기 위해서는, 서로 다른 일함수값, 예컨대 NMOS에서는 약 4.2 내지 4.4eV의 일함수값을 가지고 PMOS에서는 약 4.8 내지 5.1eV 정도의 일함수값을 가지는 듀얼 금속 게이트를 형성하는 것이 바람직하다. 이때, 듀얼 금속 게이트의 금속막으로서 일함수가 NMOS와 PMOS용으로 가능한 동종의 물질을 적용하는 것이 식각 및 공정 단순화 측면에서 유리하나, 동종의 물질로서 구성성분이나 박막의 배향성의 조절로 일함수가 0.7 내지 1.0eV 이상 차이가 나는 경우는 현재까지 극히 드문 실정이므로 동종의 물질로 듀얼 금속 게이트를 형성하는 것은 불가능하다. 따라서, 종래에는 CMOS 소자 제조시 일함수가 다른 이종의 금속막을 NMOS 및 PMOS 각각에 적용하여 듀얼 금속 게이트를 형성하는 방법을 적용하고 있다. 그러나, 이 경우에는 제 1 금속막으로 이루어진 일 측 게이트의 형성 후 제 2 금속막으로 이루어진 다른 측 게이트 형성시, 먼저 형성된 일 측 게이트에 의해 발생된 단차로 인하여 최적의 포토리소그라피 및 식각공정을 수행하는데 어려움이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 먼저 형성된 일 측 게이트에 의한 단차를 최소화하여 다른 측 게이트의 형성 공정을 용이하게 수행함과 동시에 PMOS와 NMOS에서 최적의 일함수값을 각각 확보할 수 있는 반도체 소자의 듀얼 금속 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 금속 게이트 형성방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 Ta-W 및 Mo-W의 각각의 이원계상태도.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 금속 게이트 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10, 20 : 반도체 기판 11, 21 ; 필드절연막
12A, 22A : NMOS 영역 12B, 22B : PMOS 영역
13, 30, 33 : 게이트 절연막
14 : 제 1 금속막 패턴 15 : 제 2 금속막
16 : 제 3 금속막 17A, 17B : 하드마스크
18, 25 : 스페이서 26A, 26B : 접합영역
27 : 층간절연막 28 : 마스크 패턴
29, 32 : 홀 100A/31, 100B/34 : 게이트
200A, 200B : 더미패턴
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 제 1 도전형의 제 1 MOS 영역과, 제 2 도전형의 제 2 MOS 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 제 1 MOS 영역의 게이트 절연막 상에 제 1 MOS의 일함수값을 조절하기 위한 제 1 금속막 패턴을 형성하는 단계; 제 1 금속막 패턴을 덮도록 상기 기판 전면 상에 제 2 MOS의 일함수값을 조절하기 위한 제 2 금속막을 형성하는 단계; 제 2 금속막 상부에 저저항의 제 3 금속막을 형성하는 단계; 제 1 및 제 2 MOS 영역의 제 3 금속막 상에 제 1 및 제 2 하드 마스크를 형성하는 단계; 및 하드 마스크를 이용하여 하부의 금속막들을 식각하여 제 1 MOS 영역에 제 2 및 제 3 금속막으로 이루어진 제 1 게이트를 형성함과동시에 제 2 MOS 영역에 제 1 내지 제 3 금속막으로 이루어진 제 2 게이트를 형성하는 단계를 포함하는 반도체 소자의 듀얼 금속 게이트 형성방법에 의해 달성될 수 있다.
여기서, 제 1 금속막은 WTax막 또는 WTaxNy막으로 형성하고, 제 2 금속막은 WMox막 또는 WMoxNy막으로 형성하거나, 제 1 금속막은 WMox막 또는 WMoxNy막으로 형성하고, 제 2 금속막은 WTax막 또는 WTaxNy막으로 형성한다. 또한, 제 1 및 제 2 금속막은 단원자증착 공정으로 5 내지 500Å의 두께로 형성하고, 제 1 및 제 2 금속막의 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하며, 단원자증착 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행한다.
또한, 제 3 금속막은 W막이나 Ta막으로 형성하고, 제 2 금속막과 제 3 금속막 사이에 배리어막으로서 TiN막, TaN막, TiAlN막, TaSiN 중 선택되는 하나의 막을 형성한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 상기의 본 발명의 목적은 제 1 도전형의 제 1 MOS 영역과, 제 2 도전형의 제 2 MOS 영역이 정의되고, 제 1 및 제 2 MOS 영역 상에 더미 게이트 절연막 및 더미 게이트로 각각 이루어진 제 1 및 제 2 더미패턴이 형성되고, 제 1 및 제 2 더미패턴 측벽에는 절연막의 스페이서가 형성되며, 제 1 및 제 2 MOS 영역 내부에 제 1 및 제 2 접합영역이 각각 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하고 제 1 및 제 2 더미패턴의 표면이 노출되도록 전면식각하여 기판 표면을 평탄화하는 단계; 제 1 더미패턴을 제거하여 제 1 MOS 영역에 제 1 홀을 형성하는 단계; 제 1 홀에 제 1 게이트 절연막과, 제 1 MOS의 일함수값을 조절하기 위한 제 1 금속막과 저저항의 제 2 금속막으로 이루어진 제 1 게이트를 형성하는 단계; 제 2 더미패턴을 제거하여 제 2 MOS 영역에 제 2 홀을 형성하는 단계; 및 제 2 홀에 제 2 게이트 절연막과, 제 2 MOS의 일함수값을 조절하기 위한 제 3 금속막과 저저항의 제 2 금속막으로 이루어진 제 2 게이트를 형성하는 단계를 포함하는 반도체 소자의 듀얼 금속 게이트 형성방법에 의해 달성될 수 있다.
여기서, 제 1 금속막은 WTax막 또는 WTaxNy막으로 형성하고 제 3 금속막은 WMox막 또는 WMoxNy막으로 형성하거나, 제 1 금속막은 WMox막 또는 WMoxNy막으로 형성하고 제 3 금속막은 WTax막 또는 WTaxNy막으로 형성한다. 또한, 제 1 및 제 3 금속막은 단원자증착 공정으로 5 내지 500Å의 두께로 형성하고, 제 1 및 제 3 금속막의 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절한다. 또한, 단원자증착 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행하며, 제 2 금속막은 W막이나 Ta막으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 금속 게이트 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 필드 절연막(11)을 형성하고, 마스크 및 이온주입공정을 이용하여 기판(10) 내에 P웰의 NMOS 영역(12A)과 N웰의 PMOS영역(12B)을 형성한다. 그 다음, 기판(10) 상에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 NMOS 게이트의 일함수값을 4.0 내지 4.4eV로 조절하기 위하여 제 1 금속막을 증착하고 패터닝하여 NMOS 영역(12A) 상에만 제 1 금속막 패턴(14)을 형성한다. 제 1 금속막은 4.2 내지 4.4eV의 일함수값을 가지는 금속막, 바람직하게 Ta를 함유한 텅스텐막으로서, 더욱 바람직하게는 WTax막 또는 WTaxNy막을 이용하여 단원자증착(Atomic Layer deposition; ALD) 공정으로 5 내지 500Å의 두께로 형성한다. 이때, 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하는 것이 바람직하며, W의 전구체(precursor)로는 WF6, W(CO)6, Cp2WH2(Cp = C5H5) 중 선택되는 하나를 이용하고, Ta의 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TEDAT 중 선택되는 하나를 이용한다. 또한, ALD 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행하며, ALD 공정 대신 상기 전구체를 이용한 화학기상증착(Chemical Vapor Deposition; CVD) 또는 어드밴스드(advanced) CVD 공정으로 제 1 금속막을 형성할 수도 있다.
도 1b를 참조하면, 제 1 금속막 패턴(14)을 덮도록 기판 전면 상에 PMOS 게이트의 일함수값을 4.7 내지 5.2eV로 조절하기 위하여 제 2 금속막(15)을 형성한다. 제 2 금속막(15)은 4.7 내지 4.9eV의 일함수값을 가지는 금속막, 바람직하게 Mo를 함유한 텅스텐막으로서, 더욱 바람직하게는 WMox막 또는 WMoxNy막을 이용하여 ALD 공정으로 5 내지 500Å의 두께로 형성한다. 이때, 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하는 것이 바람직하며, W의 전구체로는 WF6, W(CO)6, Cp2WH2(Cp = C5H5) 중 선택되는 하나를 이용하고, Mo의 전구체로는 Mo(acac)를 이용한다. 또한, ALD 공정은 제 1 금속막과 마찬가지로 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행하며, ALD 공정 대신 상기 전구체를 이용한 CVD 또는 어드밴스드 CVD 공정으로 제 2 금속막(15)을 형성할 수도 있다..
여기서, 제 1 및 제 2 금속막(14, 15)으로서 Ta 및 Mo를 함유하는 금속막을 사용하는 이유는 Ta 및 Mo와 같은 제 3 원소를 W 또는 WNy에 첨가할 때에 박막 내 첨가원소의 높은 고용도(solubility)를 확보하기 위함이다. 즉, 도 2a 및 도 2b는 Ta-W 및 Mo-W의 이원계상태도(binary phase diagram)를 각각 나타내는 도면으로서, 도 2a 및 도 2b에 나타낸 바와 같이, W에 Ta 또는 Mo가 첨가될 때에 첨가되는 물질의 모든 부분(%)에서 완전고용체(complete solid solution)를 이루며, 이러한 완전고용된 Ta 및 Mo가 박막 전체에 물리적 및 전기적 특성을 균일하게 함으로써, 단원자 증착후 이어지는 후속 어닐링 공정에서 열적으로 안정한 특성을 얻을 수 있다. 또한, Ta 및 Mo를 W 또는 WNy에 첨가하는 이유는 W의 비저항이 낮을 뿐만 아니라 W이 4.5 내지 4.6eV의 일함수값을 갖기 때문이다. 또한, W에 첨가하는 원소로서 Ta 및 Mo 이외에 NMOS 게이트에는 4.1 내지 4.3eV 정도의 낮은 일함수값을 갖는 Nb 또는 Ti 등을 사용할 수 있고, PMOS 게이트에서는 5.0 eV 내외의 높은 일함수값을 갖는 Ni 또는 Pt 등을 사용할 수 있으나, 후속 어닐링 시의 열적 안정성 및 고용도 측면에서 Ta 나 Mo에 비해 우수하진 못하다.
도 1c를 참조하면, 제 2 금속막(15) 상에 게이트의 저저항을 확보하기 위하여 제 3 금속막(16)을 형성한다. 여기서, 제 3 금속막(16)은 W막이나 저저항 Ta막으로 형성한다. 또한, 도시되지는 않았지만, 제 3 금속막(16)과 제 2 금속막(15)사이에 제 3 금속과 제 2 금속의 반응을 억제하기 위하여 배리어막을 형성하는데, 이러한 배리어막은 이원계 및 이원계 이상의 전도성 금속질화막, 예컨대 TiN막, TaN막, TiAlN막, TaSiN 등으로 형성하는 것이 바람직하다. 그 다음, NMOS 및 PMOS 영역(12A, 12B)의 제 3 금속막(16) 상에 제 1 및 제 2 하드 마스크(17A, 17B)를 형성한다.
도 1d를 참조하면, 제 1 및 제 2 하드 마스크(17A, 17B)를 이용하여 하부의 금속막들(16, 15, 14)을 식각하여, NMOS 영역(12A)에 제 1 내지 제 3 금속막(14, 15, 16)으로 이루어진 제 1 게이트(100A)를 형성함과 동시에 PMOS 영역(12B)에 제 2 및 제 3 금속막(15, 16)으로 이루어진 제 2 게이트(100B)를 형성함으로써, 듀얼 금속 게이트를 완성한다. 그 다음, 공지된 스페이서 형성공정으로 제 1 및 제 2 게이트(100A, 100B) 및 하드 마스크(17A, 18B) 측벽에 절연막의 스페이서(18)를 각각 형성한다.
상기 실시예에 의하면, 저저항 금속막과 일함수 조절을 위한 금속막의 적층막으로 듀얼 게이트를 형성함에 따라 NMOS 및 PMOS에서 최적의 일함수값을 확보할 수 있다. 또한, NMOS 및 PMOS의 게이트 물질로서 저저항 금속막은 동일하게 사용하고 일함수 조절을 위한 금속막만을 서로 다른 물질로 비교적 박막으로 형성하므로 표면 단차가 최소화됨으로써 게이트 식각이 용이해진다.
한편, 상기 실시예에서는 NMOS 게이트의 일함수 조절을 위한 금속막을 먼저 형성한 후 공정을 수행하였지만, 반대로 PMOS 게이트의 일함수 조절을 위한 금속막을 먼저 형성한 후 공정을 수행하는 것도 가능하다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 금속 게이트 형성방법을 설명하기 위한 단면도로서, 본 실시예에서는 다마신(damascene) 공정을 적용하여 듀얼 게이트를 형성한다.
도 3a를 참조하면, 반도체 기판(20) 상에 필드 절연막(21)을 형성하고, 마스크 및 이온주입공정을 이용하여 기판(20) 내에 P웰의 NMOS 영역(22A)과 N웰의 PMOS 영역(22B)을 형성한다. 그 다음, NMOS 및 PMOS 영역(22A, 22B) 상에 더미 게이트 절연막(23A, 23B) 및 폴리실리콘막의 더미 게이트(24A, 24B)로 이루어진 제 1 및 제 2 더미패턴(200A, 200B)을 형성한 후, 제 1 및 제 2 더미패턴(200A, 200B)의 측벽에 절연막의 스페이서(25)를 각각 형성하고 NMOS 및 PMOS 영역(22A, 22B) 내에 LDD 구조의 제 1 및 제 2 접합영역(26A, 26B)을 각각 형성한다. 그 다음, 기판 전면에 층간절연막(27)을 형성하고, 제 1 및 제 2 더미패턴(200A, 200B)의 표면이 노출되도록 층간절연막(27)을 전면식각하여 기판 표면을 평탄화한다.
도 3b를 참조하면, 공지된 포토리소그라피로 층간절연막(27) 상에 NMOS 영역(22A)을 노출시키는 마스크 패턴(28)을 형성하고, NMOS 영역(22A)의 제 1 더미패턴(200A)을 제거하여 NMOS 게이트용 제 1 홀(29)을 형성한다.
도 3c를 참조하면, 제 1 홀(29)이 형성된 기판 표면 상에 제 1 게이트 절연막(30)을 형성하고, 제 1 게이트 절연막(30) 상에 NMOS 게이트의 일함수 조절을 위한 제 1 금속막을 형성한다. 제 1 금속막은 일 실시예에서와 마찬가지로 4.2 내지 4.4eV의 일함수값을 가지는 금속막, 바람직하게 Ta를 함유한 텅스텐막으로서, 더욱 바람직하게는 WTax막 또는 WTaxNy막을 이용하여 ALD 공정으로 5 내지 500Å의 두께로 형성하고, 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하며, W의 전구체(precursor)로는 WF6, W(CO)6, Cp2WH2(Cp = C5H5) 중 선택되는 하나를 이용하고, Ta의 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TEDAT 중 선택되는 하나를 이용하며, ALD 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행한다.
도 3d를 참조하면, 제 1 금속막이 형성된 제 1 홀에 매립되도록 제 1 금속막상에 저저항의 제 2 금속막을 형성하고, 제 2 금속막, 제 1 금속막, 마스크 패턴(28), 및 제 1 게이트 절연막(30)을 층간절연막(27)이 노출되도록 전면식각하여, NMOS 영역에 제 1 금속막과 제 2 금속막으로 이루어진 제 1 게이트(31)를 형성한다. 여기서, 제 2 금속막은 일 실시예와 마찬가지로 W막이나 저저항의 Ta막으로 형성한다. 그 다음, PMOS 영역(22B)의 제 2 더미패턴(200B)을 제거하여 PMOS 게이트용 제 2 홀(32)을 형성한다.
도 3e를 참조하면, 제 3 홀(32)이 형성된 기판 표면 상에 제 2 게이트 절연막(33)을 형성하고, 제 2 게이트 절연막(33) 상에 PMOS 게이트의 일함수 조절을 위한 제 3 금속막을 형성한다. 제 3 금속막은 일 실시예와 마찬가지로 4.7 내지 4.9eV의 일함수값을 가지는 금속막, 바람직하게 Mo를 함유한 텅스텐막으로서, 더욱 바람직하게는 WMox막 또는 WMoxNy막을 이용하여 ALD 공정으로 5 내지 500Å의 두께로 형성하고, 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하며, W의 전구체로는 WF6, W(CO)6, Cp2WH2(Cp = C5H5) 중 선택되는 하나를 이용하고, Mo의 전구체로는 Mo(acac)를 이용하며, ALD 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행한다.
도 3f를 참조하면, 제 3 금속막이 형성된 제 2 홀에 매립되도록 제 3 금속막 상에 저저항의 상기 제 2 금속막을 형성하고, 제 2 금속막, 제 3 금속막, 및 제 2 게이트 절연막(33)을 층간절연막(27)이 노출되도록 전면식각하여, PMOS 영역(22B)에 제 3 금속막과 제 2 금속막으로 이루어진 제 2 게이트(34)를 형성함으로써, 듀얼 금속 게이트를 완성한다.
상기 실시예에 의하면, 저저항 금속막과 일함수 조절을 위한 금속막의 적층막으로 듀얼 게이트를 형성함에 따라 NMOS 및 PMOS에서 최적의 일함수값을 확보할 수 있다. 또한, 게이트 공정을 다마신 공정으로 수행함에 따라 게이트 식각에 따른 문제를 해결할 수 있다.
한편, 상기 실시예에서는 다마신 공정으로 NMOS 게이트를 먼저 형성하였지만, 반대로 PMOS 게이트를 먼저 형성할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 저저항 금속막과 일함수 조절을 위한 금속막의 적층막으로 듀얼 게이트를 형성함에 따라 NMOS 및 PMOS에서 최적의 일함수값을 확보할 수 있을뿐만 아니라 게이트 형성 공정을 용이하게 수행할 수 있다.
Claims (20)
- 제 1 도전형의 제 1 MOS 영역과, 제 2 도전형의 제 2 MOS 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 제 1 MOS 영역의 게이트 절연막 상에 상기 제 1 MOS의 일함수값을 조절하기 위한 제 1 금속막 패턴을 형성하는 단계;상기 제 1 금속막 패턴을 덮도록 상기 기판 전면 상에 상기 제 2 MOS의 일함수값을 조절하기 위한 제 2 금속막을 형성하는 단계;상기 제 2 금속막 상부에 저저항의 제 3 금속막을 형성하는 단계;상기 제 1 및 제 2 MOS 영역의 제 3 금속막 상에 제 1 및 제 2 하드 마스크를 형성하는 단계; 및상기 하드 마스크를 이용하여 하부의 금속막들을 식각하여 제 1 MOS 영역에 제 2 및 제 3 금속막으로 이루어진 제 1 게이트를 형성함과 동시에 제 2 MOS 영역에 제 1 내지 제 3 금속막으로 이루어진 제 2 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 1 항에 있어서,상기 제 1 금속막은 WTax막 또는 WTaxNy막으로 형성하고, 상기 제 2 금속막은 WMox막 또는 WMoxNy막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 1 항에 있어서,상기 제 1 금속막은 WMox막 또는 WMoxNy막으로 형성하고, 상기 제 2 금속막은 WTax막 또는 WTaxNy막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제 1 및 제 2 금속막은 단원자증착 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 4 항에 있어서,상기 제 1 및 제 2 금속막은 5 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 4 항에 있어서,상기 제 1 및 제 2 금속막의 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 4 항에 있어서,상기 단원자증착 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제 3 금속막은 W막이나 Ta막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 8 항에 있어서,상기 제 2 금속막과 제 3 금속막 사이에 배리어막을 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 9 항에 있어서,상기 배리어막은 TiN막, TaN막, TiAlN막, TaSiN 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 다마신 공정을 적용한 반도체 소자의 듀얼 금속 게이트 형성방법으로서,제 1 도전형의 제 1 MOS 영역과, 제 2 도전형의 제 2 MOS 영역이 정의되고, 상기 제 1 및 제 2 MOS 영역 상에 더미 게이트 절연막 및 더미 게이트로 각각 이루어진 제 1 및 제 2 더미패턴이 형성되고, 상기 제 1 및 제 2 더미패턴 측벽에는 절연막의 스페이서가 형성되며, 상기 제 1 및 제 2 MOS 영역 내부에 제 1 및 제 2 접합영역이 각각 형성된 반도체 기판을 준비하는 단계;상기 기판 전면 상에 층간절연막을 형성하고 상기 제 1 및 제 2 더미패턴의 표면이 노출되도록 전면식각하여 상기 기판 표면을 평탄화하는 단계;상기 제 1 더미패턴을 제거하여 상기 제 1 MOS 영역에 제 1 홀을 형성하는 단계;상기 제 1 홀에 제 1 게이트 절연막과, 상기 제 1 MOS의 일함수값을 조절하기 위한 제 1 금속막과 저저항의 제 2 금속막으로 이루어진 제 1 게이트를 형성하는 단계;상기 제 2 더미패턴을 제거하여 상기 제 2 MOS 영역에 제 2 홀을 형성하는단계; 및상기 제 2 홀에 제 2 게이트 절연막과, 상기 제 2 MOS의 일함수값을 조절하기 위한 제 3 금속막과 저저항의 상기 제 2 금속막으로 이루어진 제 2 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 11 항에 있어서,상기 제 1 금속막은 WTax막 또는 WTaxNy막으로 형성하고, 상기 제 3 금속막은 WMox막 또는 WMoxNy막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 11 항에 있어서,상기 제 1 금속막은 WMox막 또는 WMoxNy막으로 형성하고, 상기 제 3 금속막은 WTax막 또는 WTaxNy막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 12 항 또는 제 13 항에 있어서,상기 제 1 및 제 3 금속막은 단원자증착 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 14 항에 있어서,상기 제 1 및 제 3 금속막은 5 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 14 항에 있어서,상기 제 1 및 제 3 금속막의 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 14 항에 있어서,상기 단원자증착 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 12 항 또는 제 13 항에 있어서,상기 제 2 금속막은 W막이나 Ta막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 1 항에 있어서,상기 제 1 게이트를 형성하는 단계는상기 제 1 홀이 형성된 상기 기판 표면에 상기 제 1 금속막 및 제 2 금속막을 순차적으로 형성하는 단계; 및상기 제 2 금속막 및 제 1 금속막을 상기 층간절연막이 노출되도록 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
- 제 1 항에 있어서,상기 제 2 게이트를 형성하는 단계는상기 제 2 홀이 형성된 상기 기판 표면에 상기 제 3 금속막 및 제 2 금속막을 순차적으로 형성하는 단계; 및상기 제 2 금속막 및 제 3 금속막을 상기 층간절연막이 노출되도록 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020064149A KR100899565B1 (ko) | 2002-10-21 | 2002-10-21 | 반도체 소자의 듀얼 금속 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020064149A KR100899565B1 (ko) | 2002-10-21 | 2002-10-21 | 반도체 소자의 듀얼 금속 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040034087A true KR20040034087A (ko) | 2004-04-28 |
| KR100899565B1 KR100899565B1 (ko) | 2009-05-27 |
Family
ID=37333460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020064149A KR100899565B1 (ko) | 2002-10-21 | 2002-10-21 | 반도체 소자의 듀얼 금속 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100899565B1 (ko) |
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| KR100697694B1 (ko) * | 2005-08-02 | 2007-03-20 | 삼성전자주식회사 | 듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법 |
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| CN103077947A (zh) * | 2011-10-26 | 2013-05-01 | 中国科学院微电子研究所 | 具有双金属栅的cmos器件及其制造方法 |
| KR101419122B1 (ko) * | 2012-05-15 | 2014-07-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 집적 회로 제조 방법 |
| CN103545180A (zh) * | 2012-07-10 | 2014-01-29 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
| CN103545181A (zh) * | 2012-07-11 | 2014-01-29 | 中芯国际集成电路制造(上海)有限公司 | 一种采用虚设栅极制造半导体器件的方法 |
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