KR100482745B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, NMOS 영역에는 게이트 절연막 상부에 일함수가 4.0∼4.4eV가 되도록 저온에서 Ta막 또는 TaNx막을 형성하고, PMOS 영역에는 게이트 절연막 상부에 일함수가 4.8∼5.2eV가 되도록 고온에서 Ta막 또는 TaNx막을 형성함으로써 NMOS 영역 및 PMOS 영역 모두에서 표면 채널 CMOS 소자를 구현하여 문턱 전압을 낮출 수 있는 반도체 소자의 트랜지스터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 NMOS 영역에는 게이트 절연막 상부에 일함수가 4.0∼4.4eV가 되도록 저온에서 Ta막 또는 TaNx막을 형성하고, PMOS 영역에는 게이트 절연막 상부에 일함수가 4.8∼5.2eV가 되도록 고온에서 Ta막 또는 TaNx막을 형성함으로써 NMOS 영역 및 PMOS 영역 모두에서 표면 채널(surface channel) CMOS 소자를 구현하여 문턱 전압을 낮출 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
반도체 소자에서 현재 양산중인 DRAM 및 논리 소자의 게이트 절연막으로는 실리콘 산화막(SiO2)이 주로 사용되고 있으며, 디자인룰이 축소됨에 따라 실리콘 산화막의 두께는 터널링 한계인 25∼30Å 이하로 줄어드는 추세에 있다.
0.1㎛ 이하 DRAM의 경우 게이트 절연막의 두께는 30∼35Å 정도로 예상되며, 논리 소자의 경우 게이트 유전체막의 두께는 13∼15Å 정도로 예상된다. 그러나, 폴리실리콘으로 게이트 전극을 형성할 때 폴리실리콘의 공핍(depletion) 현상에 의하여 전기적으로 증가되는 게이트 절연막의 두께가 3∼8Å 정도되기 때문에 15∼30Å 정도로 유효 게이트 절연막 두께(Teff)를 감소시키는데 큰 장애가 되고 있다. 따라서, 최근 이를 극복하기 위한 노력의 일환으로 고유전 물질을 게이트 절연막으로 사용하는 연구가 진행되고 있다. 한편으로는 폴리실리콘 대신에 금속으로 게이트 전극을 형성함으로써 폴리실리콘의 공핍 현상을 최소화하는 방향으로 연구가 진행되고 있다. 뿐만 아니라 폴리실리콘으로 게이트 전극을 형성하고, p형 불순물, 예를들어 붕소를 이용하여 접합 영역을 형성하는 경우에 발생되는 붕소 침투(boron penetration)와 같은 문제 또한 금속으로 게이트 전극을 형성함으로써 방지할 수 있기 때문에 최근 많은 연구가 집중되고 있다.
금속으로 게이트 전극을 형성하기 위해 TiN 또는 WN을 중심으로 많은 연구가 진행되어 왔다, 그러나, 이들은 일함수(work function)가 4.75∼4.85eV 정도이기 때문에 미드갭(midgap) 일함수에서 가전자대(valence band)쪽으로 가깝게 일함수가 형성된다. 상기의 일함수는 표면 채널 PMOS의 경우 어느 정도 적합한 수준이라고 할 수 있으나, NMOS의 경우 채널 도핑을 2∼5×1017/㎤ 정도로 가져갈 때 문턱 전압이 거의 0.8∼1.2V 정도가 됨을 의미한다. 즉, 이러한 경우 저전압 또는 저전력의 특성을 갖는 고성능 소자에서 요구되는 0.3∼0.6V의 문턱 전압 타겟을 만족시킬 수 없게 된다. 따라서, NMOS와 PMOS에서 동시에 0.3∼0.6V 정도의 낮은 문턱 전압을 얻기 위해서는 NMOS의 경우 일함수가 약 4.0∼4.4eV, PMOS의 경우 일함수가 약 4.8∼5.2eV 정도를 갖는 이중 금속 전극을 사용하는 것이 바람직하다.
본 발명의 목적은 NMOS 영역에는 낮은 일함수를 갖고, PMOS 영역에는 높은 일함수를 갖는 금속 게이트 전극을 형성함으로써 상기의 문제점을 해결할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 Ta막 또는 TaNx막의 일함수가 증착 온도에 따라 변화하는 것을 이용하여 이중 일함수 금속 게이트 전극을 형성하는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판의 소정 영역에 제 1 불순물 및 제 2 불순물을 각각 주입하여 제 1 영역 및 제 2 영역을 확정하는 단계와, 상기 제 1 영역 및 제 2 영역이 확정된 반도체 기판 상부에 게이트 절연막을 형성하는 단계와, 상기 제 1 영역 상부에 제 1 일함수를 갖는 제 1 Ta막을 형성하는 단계와, 상기 제 2 영역 상부에 제 2 일함수를 갖는 제 2 Ta막을 형성하는 단계와, 상기 제 1 및 제 2 Ta막을 포함한 전체 구조 상부에 금속층을 형성하는 단계와, 상기 금속층, 제 1 및 제 2 Ta막, 그리고 게이트 절연막을 패터닝하여 제 1 및 제 2 영역 각각에 게이트 전극을 형성하는 단계와, 상기 제 1 영역의 반도체 기판에 제 1 불순물을 주입하여 제 1 접합 영역을 형성하고, 상기 제 2 영역의 반도체 기판에 제 2 불순물을 주입하여 제 2 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(11)의 소정 영역에 p형 불순물 및 n형 불순물을 각각 주입하여 p-웰(12) 및 n-웰(13)을 형성함으로써 NMOS 영역(A)과 PMOS 영역(B)을 확정한다. 전체 구조 상부에 게이트 절연막(14)을 형성한다. NMOS 영역(A)의 게이트 절연막(14) 상부에 4.0∼4.4eV 정도의 일함수를 갖는 제 1 Ta막 또는 TaNx막(15)을 형성한다. 한편, PMOS 영역(B)의 게이트 절연막(14) 상부에 4.8∼5.2eV 정도의 일함수를 갖는 제 2 Ta막 또는 TaNx막(16)을 형성한다. 상기 제 1 및 제 2 Ta막 또는 TaNx막(15 및 16)은 각각 5∼500Å의 두께로 형성한다. 전체 구조 상부에 텅스텐등과 같은 저항이 낮은 금속층(17)을 형성한다. NMOS 영역(A) 및 PMOS 영역(B)의 금속층(17), 제 1 및 제 2 Ta막 또는 TaNx막(15 및 16), 그리고 게이트 절연막(14)의 소정 부분을 패터닝하여 게이트 전극을 각각 형성한다. NMOS 영역(A)의 반도체 기판(11)상에 저농도 n형 불순물을 주입한 후 PMOS 영역(B)에 저농도 p형 불순물을 주입한다. 전체 구조 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 NMOS 영역(A) 및 PMOS 영역(B)에 각각 형성된 게이트 전극 측벽에 스페이서(18)를 각각 형성한다. NMOS 영역(A)의 반도체 기판(11)상에 고농도 n형 불순물을 주입한 후 PMOS 영역(B)에 고농도 p형 불순물을 주입한다. 이에 의해 NMOS 영역(A)에는 LDD 구조의 n형 접합 영역(19)이 형성되고, PMOS 영역(B)에는 LDD 구조의 p형 접합 영역(20)이 형성된다.
상기에서, 제 1 및 제 2 Ta막 또는 TaNx막(15 및 16)은 스퍼터링 방법, 전구체를 이용한 CVD 방법 또는 어드밴스드(advanced) CVD 방법, 단원자 증착법(atomic layer deposition), 원격 플라즈마(remote plasma) CVD 방법중에서 어느 하나의 방법으로 형성한다.
스퍼터링 방법을 사용하여 제 1 Ta막 또는 TaNx막(15)이 4.0∼4.4eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 5∼400℃의 온도에서 형성하며, TaNx막의 경우 5∼300℃의 온도에서 형성한다. 이때, TaNx막은 Ta 타겟을 장착한 후 질소 및 Ar을 각각 0∼100sccm 및 5∼100sccm의 양으로 유입시키고, 직류 전원을 0.2∼15kW 인가하는 질소 반응성 스퍼터링 방법으로 형성한다. 한편, 제 2 Ta막 또는 TaNx막(16)이 4.8∼5.2eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 400∼500℃의 온도에서 형성하며, TaNx막의 경우 300∼600℃의 온도에서 형성한다. 이때, TaNx막은 Ta 타겟을 장착한 후 질소 및 Ar을 각각 30∼200sccm 및 5∼30sccm의 양으로 유입시키고, 직류 전원을 0.25∼15kW를 인가하는 질소 반응성 스퍼터링 방법으로 형성한다. 여기서, 질소 및 Ar의 양은 전원에 따라 증감할 수 있다.
그리고, 전구체를 이용한 CVD 또는 어드밴스드(advanced) CVD 방법을 이용하여 제 1 Ta막 또는 TaNx막(15)이 4.0∼4.4eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 200∼400℃의 온도에서 형성하며, TaNx막의 경우 100∼300℃의 온도에서 형성한다. 한편, 제 2 Ta막 또는 TaNx막(16)이 4.8∼5.2eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 400∼700℃의 온도에서 형성하며, TaNx막의 경우 300∼700℃의 온도에서 형성한다. 여기서, Ta 전구체로는 TaCl3, Ta(OC2H5
)4, TDMAT, TDEAT중 어느 하나를 사용하며, 질소 소오스로는 NH3, N2, ND3중 어느 하나를 사용한다.
또한, 단원자 증착법을 이용하여 제 1 Ta막 또는 TaNx막(15)이 4.0∼4.4eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 25∼300℃의 온도에서 형성하며, TaNx막의 경우 25∼250℃의 온도에서 형성한다. 한편, 제 2 Ta막 또는 TaNx막(16)이 4.8∼5.2eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 300∼700℃의 온도에서 형성하며, TaNx막의 경우 250∼700℃의 온도에서 형성한다. 여기서, Ta 전구체로 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 사용하며, 0.05∼3Torr의 압력에서 실시한다. 이들 전구체를 이용하여 제 1 및 제 2 Ta막 또는 TaNx막(15 및 16)을 형성하는 도중에 질소 함량을 조절하기 위해 펌핑(pumping)을 실시한다. 펌핑은 NH3, N2, ND3중 어느 하나를 이용하여 실시하며, 이때, 질소의 조성은 각각의 사이클 수로 제어한다.
한편, 원격 플라즈마 CVD 방법을 이용하여 제 1 Ta막 또는 TaNx막(15)이 4.0∼4.4eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 25∼300℃의 온도에서 형성하며, TaNx막의 경우 25∼250℃의 온도에서 형성한다. 한편, 제 2 Ta막 또는 TaNx막(16)이 4.8∼5.2eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 300∼700℃의 온도에서 형성하며, TaNx막의 경우 250∼700℃의 온도에서 형성한다. 여기서, 원격 플라즈마 CVD 방법은 2.0∼9.0㎓의 주파수를 사용하며, 플라즈마를 여기할 때 He, Ar, Kr, Xe중 어느 하나를 사용한다. 또한 사용 가스의 흐름율을 조절하여 Ta와 N의 상대량을 조절한다. 이때, 원격 플라즈마 CVD 방법을 실시할 때 금속 소오스는 웨이퍼 부근에서 분사하여 챔버내로의 주입하며, 질소 소오스는 플라즈마 근처에서 여기시켜서 웨이퍼 부근으로 도입한다.
상기의 방법 이외에도 여러가지 방법, 예를들어 다마신 공정으로 형성하는 게이트 등에서 NMOS와 PMOS 지역에 각각 증착 온도, 조성이 다른 Ta막 또는 TaNx막을 형성하여 일함수를 조절할 수도 있다.
통상적으로 게이트 전극의 일함수를 구하기 위해서는 도 2와 같이 몇가지 게이트 산화막의 두께에 대해 정전 용량-전압(capacitance-voltage: 이하, "C-V") 곡선을 구한 후 C-V 곡선에서 각 두께마다 플랫밴드(flatband) 전압을 구한다. 도 2는 TaNx(x=0.5)막의 C-V 곡선을 예로 나타내었다. 여기서, a는 실리콘 산화막이 116.1Å일 경우, b는 실리콘 산화막이 205.9Å일 경우, c는 실리콘 산화막이 290.2Å일 경우, 그리고 d는 실리콘 산화막이 372.7Å일 경우 TaNx막의 C-V 곡선이다. 그후 도 3(a) 및 도 3(b)와 같이 유효 게이트 산화막 두께(Teff)에 따른 플랫밴드 전압 곡선에서 선형 적합시키면(linear fitting) 하나의 직선을 얻게 된다. 이 직선과 Y-축이 만나는 절편값이 (φms/q)에 해당된다. 여기서 φms는 금속의 일함수(φ
m)와 실리콘 반도체의 일함수(φs)의 차이를 의미한다. 도 3(a)는 Ta에 대하여 25℃ 및 450℃에서 증착한 경우를 나타낸 것이고, 도 3(b)는 TaNx(x=0.8)에 대하여 25℃ 및 450℃에서 증착한 경우를 나타낸 것이다.
| 25℃ | 450℃ | 차이값(Δ) | |
| Ta | 4.37eV | 4.83eV | 0.47eV |
| TaNx(x=0.3) | 4.27eV | 4.48eV | 0.21eV |
| TaNx(x=0.5) | 4.28eV | 4.36eV | 0.08eV |
| TaNx(x=0.8) | 4.35eV | 5.09eV | 0.74eV |
| TaNx(x=1.3) | 4.50eV | 5.16eV | 0.66eV |
[표 1]은 상기와 같은 방법으로 실험적으로 구한 Ta막 및 TaNx막의 스퍼터링 증착 온도에 따른 각각의 일함수(φm)의 변화를 나타낸다. Ta막의 경우 증착 온도가 25℃인 경우 4.37eV 정도의 일함수를 보이며, 450℃ 이상인 경우는 4.83eV 정도의 일함수를 나타낸다. TaNx막의 경우는 증착 온도가 25℃인 경우 4.27∼4.50eV, 450℃인 경우 4.48∼5.16eV의 일함수를 나타낸다. 이와 같이 Ta막 또는 TaNx막이 증착 온도에 따라 일함수가 크게 달라지는 원인을 살펴본다면 박막상의 초기 핵생성시 원자 운동성의 차이와 더불어 각 증착 온도 조건에서 가장 낮은 자유 에너지를 갖는 상이 다름으로 인한 것이다. 도 4(a) 및 도 4(b)는 Ta막 및 TaNx막의 반응성 스퍼터링시 증착 온도에 따른 박막의 상 변화를 나타낸 것이다. 도 4(a)에서 볼 수 있는 바와 같이 Ta막은 450℃ 이상의 비교적 높은 증착 온도에서 상 전환이 발생하여 알파상이 형성되었다. 이에 반해 도 4(b)에서 볼 수 있는 바와 같이 TaNx막은 300℃ 이상의 비교적 낮은 증착 온도에서 상 전환이 발생한다. 이는 비교적 무거운 원자인 탄탈륨이 원자 운동성을 충분히 가지고 상전이에 필요한 활성화 에너지를 가지기 위해서는 450℃ 이상의 온도가 필요함을 의미한다. TaNx막의 경우에는 가벼운 원소인 질소가 비교적 낮은 온도에서도 쉽게 박막에서 빠져나가 상대적으로 낮은 질소 농도를 함유하고 있는 Ta2N 상이 생성되고, TaNx과 Ta2N이 공존하는 상이 나온 것이다. 또한, TaNx막의 방향성이 증착 온도에 따라 (200)에서 (111)면으로 바뀌고 있는 것인데, 바로 이러한 TaNx막의 방향성 변화가 원자 유동성에 따른 상변화와 더불어 일함수의 결정에 지대한 영향을 준다.
상기에서는 CMOS 트랜지스터를 예로하여 설명하였으나, PMOS 트랜지스터 또는 NMOS 트랜지스터 각각에 대해서도 본 발명이 적용된다.
상술한 바와 같이 본 발명에 의하면 NMOS 영역에는 게이트 절연막 상부에 일함수가 4.0∼4.4eV가 되도록, 그리고 PMOS 영역에는 게이트 절연막 상부에 일함수가 4.8∼5.2eV가 되도록 Ta막 또는 TaNx막을 다른 온도에서 형성함으로써 NMOS 영역 및 PMOS 영역 모두에서 표면 채널 CMOS 소자를 구현하여 문턱 전압을 낮출 수 있다.
도 1은 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2는 게이트 산화막 두께에 따른 TaNx막의 C-V 곡선.
도 3(a) 및 도 3(b)는 Ta막 및 TaNx막의 증착 온도에 따른 유효 게이트 산화막 두께 및 그에 따른 플랫밴드 전압 그래프.
도 4(a) 및 도 4(b)는 Ta막 및 TaNx막의 반응성 스퍼터링시 증착 온도에 따른 상분석 결과도.
<도면의 주요 부분에 대한 부호의 설명>
A : NMOS 영역 B : PMOS 영역
11 : 반도체 기판 12 : p-웰
13 : n-웰 14 : 게이트 절연막
15 : 제 1 Ta막 또는 TaNx막 16 : 제 2 Ta막 또는 TaNx막
17 : 금속층 18 : 스페이서
19 : p형 접합 영역 20 : n형 접합 영역
Claims (32)
- 반도체 기판의 소정 영역에 제 1 불순물 및 제 2 불순물을 각각 주입하여 제 1 영역 및 제 2 영역을 확정하는 단계;상기 제 1 영역 및 제 2 영역이 확정된 반도체 기판 상부에 게이트 절연막을 형성하는 단계;상기 제 1 영역 상부에 Ta 전구체와 질소 소오스를 이용하여 제 1 Ta막 및 제 1 TaNx막 중 어느 하나의 막으로 이루어진 제1 금속막을 형성하되, 상기 제 1 금속막이 제 1 일함수를 갖도록 하기 위하여 제 1 온도에서 상기 제 1 금속막을 형성하는 단계;상기 제 2 영역 상부에 Ta 전구체와 질소 소오스를 이용하여 제 2 Ta막 및 제 2 TaNx막 중 어느 하나의 막으로 이루어진 제 2 금속막을 형성하되, 상기 제 2 금속막이 제 2 일함수를 갖도록 하기 위하여 상기 제1 온도보다 높은 제 2 온도에서 상기 제 2 금속막을 형성하는 단계;상기 제 1 및 제 2 금속막을 포함한 전체 구조 상부에 제 3 금속막을 형성하는 단계;상기 제 3 금속막, 상기 제 1 및 제 2 금속막, 그리고 상기 게이트 절연막을 패터닝하여 상기 제 1 및 제 2 영역 각각에 게이트 전극을 형성하는 단계; 및상기 제 1 영역의 반도체 기판에 제 1 불순물을 주입하여 제 1 접합 영역을 형성하고, 상기 제 2 영역의 반도체 기판에 제 2 불순물을 주입하여 제 2 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 일함수는 4.0 내지 4.4eV인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 일함수는 4.8 내지 5.2eV인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 제 1 금속막은 5 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 금속막은 5 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 제 1 금속막은 스퍼터링 방법, CVD 방법 또는 어드밴스드 CVD 방법, 단원자 증착법, 원격 플라즈마 CVD 방법중에서 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 금속막은 스퍼터링 방법, CVD 방법 또는 어드밴스드 CVD 방법, 단원자 증착법, 원격 플라즈마 CVD 방법중에서 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 삭제
- 삭제
- 제 10 항에 있어서, 상기 스퍼터링 방법을 이용하여 상기 제 1 금속막을 상기 제 1 Ta막으로 형성하는 경우 상기 제 1 Ta막의 상기 제 1 일함수가 4.0 내지 4.4eV가 되도록 하기 위한 상기 제 1 온도는 5 내지 400℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 10 항에 있어서, 상기 CVD 방법 또는 어드밴스드 CVD 방법을 이용하여 상기 제 1 금속막을 상기 제 1 Ta막으로 형성하는 경우 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 Ta 전구체로 사용하고 NH3, N2, ND3중 어느 하나를 질소 소오스 사용하여 상기 제 1 Ta막을 형성하며, 상기 제 1 Ta막의 상기 제 1 일함수가 4.0 내지 4.4eV가 되도록 하기 위한 상기 제 1 온도는 200 내지 400℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 10 항에 있어서, 상기 단원자 증착법을 이용하여 상기 제 1 금속막을 상기 제 1 Ta막으로 형성하는 경우 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 Ta 전구체로 사용하여 상기 제 1 Ta막을 형성하며, 상기 제 1 Ta막의 상기 제 1 일함수가 4.0 내지 4.4eV가 되도록 하기 위한 상기 제 1 온도는 25 내지 300℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 10 항에 있어서, 상기 원격 플라즈마 CVD 방법을 이용하여 상기 제 1 금속막을 상기 제 1 Ta막으로 형성하는 경우 주파수를 2.0 내지 9.0㎓로 설정하여 상기 제 1 Ta막을 형성하며, 상기 제 1 Ta막의 상기 제 1 일함수가 4.0 내지 4.4eV가 되도록 하기 위한 상기 제 1 온도는 25 내지 300℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 11 항에 있어서, 상기 스퍼터링 방법을 이용하여 상기 제 2 금속막을 상기 제 2 Ta막으로 형성하는 경우 상기 제 2 Ta막의 상기 제 2 일함수가 4.8 내지 5.2eV가 되도록 하기 위한 상기 제 2 온도는 400 내지 500℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 11 항에 있어서, 상기 CVD 방법 또는 어드밴스드 CVD 방법을 이용하여 상기 제 2 금속막을 상기 제 2 Ta막으로 형성하는 경우 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 Ta 전구체로 사용하고 NH3, N2, ND3중 어느 하나를 질소 소오스 사용하여 상기 제 2 Ta막을 형성하며, 상기 제 2 Ta막의 상기 제 2 일함수가 4.8 내지 5.2eV가 되도록 하기 위한 상기 제 2 온도는 400 내지 700℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 11 항에 있어서, 상기 단원자 증착법을 이용하여 상기 제 2 금속막을 상기 제 2 Ta막으로 형성하는 경우 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 Ta 전구체로 사용하여 상기 제 2 Ta막을 형성하며, 상기 제 2 Ta막의 상기 제 2 일함수가 4.8 내지 5.2eV가 되도록 하기 위한 상기 제 2 온도는 300 내지 700℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 11 항에 있어서, 상기 원격 플라즈마 CVD 방법을 이용하여 상기 제 2 금속막을 상기 제 2 Ta막으로 형성하는 경우 주파수를 2.0 내지 9.0㎓로 설정하여 상기 제 2 Ta막을 형성하며, 상기 제 2 Ta막의 상기 제 2 일함수가 4.8 내지 5.2eV가 되도록 하기 위한 상기 제 2 온도는 300 내지 700℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 10 항에 있어서, 상기 스퍼터링 방법으로 상기 제 1 금속막을 상기 제 1 TaNx막으로 형성하는 경우 상기 제 1 TaNx막의 상기 제 1 일함수가 4.0 내지 4.4eV가 되도록 하기 위한 상기 제 1 온도는 5 내지 300℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 10 항에 있어서, 상기 CVD 방법 또는 어드밴스드 CVD 방법을 이용하여 상기 제 1 금속막을 상기 제 1 TaNx막으로 형성하는 경우 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 Ta 전구체로 사용하고, NH3, N2, ND3중 어느 하나를 질소 소오스 사용하여 상기 제 1 TaNx막을 형성하며, 상기 제 1 TaNx막의 상기 제 1 일함수가 4.0 내지 4.4eV가 되도록 하기 위한 상기 제 1 온도는 100 내지 300℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 10 항에 있어서, 상기 단원자 증착법을 이용하여 상기 제 1 금속막을 상기 제 1 TaNx막으로 형성하는 경우 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 Ta 전구체로 사용하여 상기 제 1 TaNx막을 형성하며, 상기 제 1 TaNx막의 상기 제 1 일함수가 4.0 내지 4.4eV가 되도록 하기 위한 상기 제 1 온도는 25 내지 250℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 10 항에 있어서, 상기 원격 플라즈마 CVD 방법을 이용하여 상기 제 1 금속막을 상기 제 1 TaNx막으로 형성하는 경우 주파수를 2.0 내지 9.0㎓로 설정하여 상기 제 1 TaNx막을 형성하며, 상기 제 1 TaNx막의 상기 제 1 일함수가 4.0 내지 4.4eV가 되도록 하기 위한 상기 제 1 온도는 25 내지 250℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 11 항에 있어서, 상기 스퍼터링 방법을 이용하여 상기 제 2 금속막을 상기 제 2 TaNx막으로 형성하는 경우 상기 제 2 TaNx막의 상기 제 2 일함수가 4.8 내지 5.2eV가 되도록 하기 위한 상기 제 2 온도는 300 내지 600℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 11 항에 있어서, 상기 CVD 방법 또는 어드밴스드 CVD 방법을 이용하여 상기 제 2 금속막을 상기 제 2 TaNx막으로 형성하는 경우 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 Ta 전구체로 사용하고 NH3, N2, ND3중 어느 하나를 질소 소오스 사용하여 상기 제 2 TaNx막을 형성하며, 상기 제 2 TaNx막의 상기 제 2 일함수가 4.8 내지 5.2eV가 되도록 하기 위한 상기 제 2 온도는 300 내지 700℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 11 항에 있어서, 상기 단원자 증착법을 이용하여 상기 제 2 금속막을 상기 제 2 TaNx막으로 형성하는 경우 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 Ta 전구체로 사용하여 상기 제 2 TaNx막을 형성하며, 상기 제 2 TaNx막의 상기 제 2 일함수가 4.8 내지 5.2eV가 되도록 하기 위한 상기 제 2 온도는 250 내지 700℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 11 항에 있어서, 상기 원격 플라즈마 CVD 방법을 이용하여 상기 제 2 금속막을 상기 제 2 TaNx막으로 형성하는 경우 주파수를 2.0 내지 9.0㎓로 설정하여 상기 제 2 TaNx막을 형성하며, 상기 제 2 TaNx막의 상기 제 2 일함수가 4.8 내지 5.2eV가 되도록 하기 위한 상기 제 2 온도는 250 내지 700℃인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 22 항 또는 제 26 항에 있어서, 상기 스퍼터링 방법은 0 내지 100sccm의 질소와 5 내지 100sccm이 아르곤을 유입시키고 0.2 내지 50kW의 직류 전원을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 16 항, 제 20 항, 제 24 항 또는 제 28 항중 어느 한항에 있어서, 상기 단원자 증착법의 도중에 NH3, N2, ND3중 어느 하나를 이용하여 펌핑을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 17 항, 제 21 항, 제 25 항 또는 제 29 항중 어느 한항에 있어서, 상기 플라즈마는 He, Ar, Kr, Xe중 어느 하나를 이용하여 여기시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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