KR101144436B1 - 도전성 전극의 일함수를 변경하기 위한 금속 불순물 도입 - Google Patents

도전성 전극의 일함수를 변경하기 위한 금속 불순물 도입 Download PDF

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Abstract

예컨대, 전계 효과 트랜지스터(FET) 및/또는 금속-산화물-반도체 커패시터(MOSCAP)와 같은 반도체 구조물이 제공되며, 도전성 전극과 함께, 전극 스택에 존재하는 금속 함유 물질층에 금속 불순물을 도입함으로써 도전성 전극 스택의 일함수가 변화된다. 금속 불순물의 선택은 전극이 n-형 일함수를 갖는지 아니면 p-형 일함수를 갖는지에 따라 좌우된다. 본 발명은 또한 이러한 반도체 구조물을 제조하는 방법을 제공한다. 금속 불순물의 도입은, 금속 함유 물질과 일함수 변경 금속 불순물을 포함하는 층을 동시 증착하여 금속 불순물층이 금속 함유 물질층들 사이에 존재하는 스택을 형성하거나, 금속 함유 물질 위 및/또는 아래에 금속 불순물을 함유하는 물질층을 형성한 다음에, 금속 불순물이 금속 함유 물질에 도입되도록 구조물을 가열함으로써 달성될 수 있다.
전극 스택, 금속 함유 물질층, 금속 불순물, 일함수, 동시 증착

Description

도전성 전극의 일함수를 변경하기 위한 금속 불순물 도입{INTRODUCTION OF METAL IMPURITY TO CHANGE WORKFUNCTION OF CONDUCTIVE ELECTRODES}
본 발명은 반도체 구조물에 관한 것으로, 특히, 도전성 전극과 함께, 전극 스택에 존재하는 금속 함유 물질층에 금속 불순물을 도입함으로써 도전성 전극 스택의 일함수가 변화되는, 예컨대, 전계 효과 트랜지스터(FET) 또는 금속-산화물-반도체 커패시터(MOSCAP)와 같은 반도체 구조물에 관한 것이다. 금속 불순물의 선택은 전극이 n-형 일함수를 가져야 하는지 아니면 p-형 일함수를 가져야 하는지에 따라 좌우된다. 본 발명은 또한 이러한 반도체 구조물을 제조하는 방법을 제공한다.
표준 실리콘 상보성 금속 산화물 반도체(CMOS) 기술에서, n-형 전계 효과 트랜지스터(nFET)는 As 또는 P(또는 다른 도우너)가 도핑된 n-형 폴리실리콘층을, 이산화 실리콘 또는 산질화 실리콘(silicon oxynitride) 게이트 유전층의 최상부에 증착된 게이트 전극으로 사용한다. 게이트 산화층 아래의 p-형 실리콘에 반전 채널을 생성하기 위해 게이트 전압이 상기 폴리실리콘층을 통해 인가된다.
장래 기술에서는, 이산화 실리콘 또는 산질화 실리콘 유전 물질은 보다 높은 유전 상수를 가진 게이트 물질로 대체될 것이다. 이들 물질은 "하이 k(high k)" 물질로 알려져 있으며, 용어 "하이 k"는 유전 상수가 약 4.0보다 큰, 바람직하게는 약 7.0보다 큰 절연 물질을 나타낸다. 여기서 언급한 유전 상수는 달리 명시하지 않는다면 진공에 대한 것이다. 각종 가능성 중에서도, 산화하프늄, 하프늄 실리케이트(hafnium silicate), 또는 산질화 하프늄 실리콘이 고온에서의 우수한 열적 안정성으로 인해 종래 게이트 유전 물질의 가장 적합한 대체 후보일 수 있다.
게이트 유전 물질로서 하프늄계 유전 물질로 제조된 실리콘 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 n-MOSFET가 제조될 때 문턱 전압이 이상적이지 않다. 이는 일반적인 문제이며, 특히, MOSFET가 유전 물질 HfO2와 게이트 스택 TiN/polySi로 구성될 때, 문턱 전압은 일반적으로 표준 열처리 후 0.45 내지 0.7 V 범위이다. 이상적으로는, 긴 채널 nFET의 문턱 전압은 약 0 내지 0.2V 정도이어야 한다.
Hf계 유전 물질 또는 다른 하이 k 유전 물질을 포함하는 종래 Si MOSFET의 상기한 문제점을 감안하여, 이러한 하이 k 게이트 유전 물질을 포함하는 반도체 구조물에서 평탄대역 전압 및 문턱 전압을 안정화시킬 수 있는 방법 및 구조물이 필요하다.
본 발명은 도전성 전극 스택의 일함수가 도전성 전극과 하이 k 유전 물질 사이에 위치된 금속 함유 물질층에 적어도 하나의 금속 불순물을 도입함으로써 변화되는 반도체 구조물을 제공한다. 용어 "하이 k 유전 물질"은 본 출원 전반에 걸쳐 유전 상수가 이산화 실리콘의 유전 상수보다 큰 절연 물질을 나타내기 위해 사용된다. 즉, 본 발명에서 사용된 하이 k 유전 물질은 진공에서 측정되는, 4.0보다 큰 유전 상수를 갖는다. 하이 k 유전 물질을 함유하는 물질 스택의 일함수를 변화 또는 수정하는 능력은 물질 스택을 포함하는 반도체 장치의 성능을 향상시키기 위해서 중요하다.
과거에, 하이 k 유전 물질을 함유하는 물질 스택의 일함수는 유전 물질을 수정함으로써 또는 금속층 및 게이트 전극을 포함하는 게이트 스택 아래에 낮은 또는 높은 일함수 금속을 도입함으로써 변화되었음을 유념하라. 본 발명에서, 일함수 수정은 도전성 전극 아래에 존재하는 금속 불순물 함유층을 포함하는 게이트 스택을 제공함으로써 일어난다.
일반적으로, 이산화 실리콘보다 큰 유전 상수를 가진 유전 물질, 상기 유전 물질 상에 위치된 금속 함유 물질 및 적어도 하나의 일함수 변경 금속 불순물을 내부에 포함하는 금속 불순물 함유층, 및 상기 금속 불순물 함유층 상에 위치된 도전성 전극을 포함하는 물질 스택을 포함하는 반도체 구조물이 제공된다.
본 발명의 바람직한 실시예에서, Hf계 유전 물질, 상기 Hf계 유전 물질 상에 위치된 TiN 또는 TiON 및 적어도 하나의 일함수 변경 금속 불순물을 포함하는 금속 불순물 함유층, 및 상기 금속 불순물 함유층 상에 위치된 폴리실리콘 전극을 포함하는 물질 스택을 포함하는 반도체 구조물이 제공된다.
위에서 언급된 반도체 구조물 외에, 본 발명은 또한,
이산화 실리콘보다 큰 유전 상수를 가진 유전 물질, 상기 유전 물질 상에 위치된 금속 함유 물질, 및 상기 금속 함유 물질 상에 위치된 도전성 전극을 포함하는 물질 스택을 제공하는 단계; 및
적어도 하나의 일함수 변경 금속 불순물을 상기 금속 함유 물질에 도입하는 단계를 포함하고, 상기 적어도 하나의 일함수 변경 금속 불순물은 금속 불순물 함유층의 형성 동안에 또는 상기 금속 함유 물질을 함유하는 층의 형성 후에 도입되는, 도전성 스택의 일함수를 변화시키는 방법을 제공한다.
본 발명의 일 실시예에서, 적어도 하나의 일함수 변경 금속 불순물 및 상기 금속 함유 물질층은 금속 함유 물질 및 적어도 하나의 금속 불순물을 함유하는 금속 불순물 함유층을 제공하는 동시 증착에 의해 형성된다.
다른 실시예에서, 금속 함유 물질의 제1층이 형성된 다음에, 금속 불순물을 함유하는 층이 형성되고, 다음에 금속 함유 물질의 제2층이 형성된다.
본 발명의 또 다른 실시예에서, 금속 불순물을 함유하는 물질이 상기 금속 함유 물질 아래 및/또는 위에 형성된 다음에, 금속 불순물이 후속 열 공정에 의해 금속 함유 물질에 도입된다.
도 1a 내지 도 1e는 본 발명의, 대안적인 실시예를 포함한, 기본적인 처리 단계를 (단면도를 통해) 도시한 도면이다.
도 2a 및 도 2b는 도 1a 내지 도 1e에 도시된 바와 같이 형성된 본 발명의 스택을 포함할 수 있는 반도체 구조물, 즉 MOSCAP 및 MOSFET를 각각 나타낸 도면이다.
금속 불순물을 게이트 스택의 금속 함유 물질층에 도입함으로써 도전성 전극 스택의 일함수가 변화되는 반도체 구조물뿐만 아니라, 그 반도체 구조물을 형성하는 방법을 제공하는 본 발명은, 본 출원의 다음의 설명 및 도면을 참조하여 보다 상세하게 설명한다. 본 출원의 도면은 예시를 위해 제공된 것으로, 일정한 비율로 그려진 것이 아님에 주의한다. 또한, 여기서는 동일 및/또는 대응 요소들이 동일 참조 번호를 이용하여 참조된다.
게이트 유전 물질인 산화 하프늄으로 제조된 종래 Si MOSFET는 n-MOSFET가 제조될 때 문턱 전압이 이상적이지 않음을 다시 한번 강조한다. 스택이 유전 물질 HfO2와 게이트 스택 TiN/폴리실리콘으로 구성될 때, 긴 채널 nFET의 문턱 전압은 일반적으로 표준 열처리 후에 0.45 내지 0.7 V 범위이다. 이상적으로는, 긴 채널 nFET의 문턱 전압이 약 0 내지 0.2V 정도이어야 한다. 본 발명은 적어도 하나의 금속 불순물을 게이트 스택의 금속 함유 물질층에 도입하여 원하는 전압까지 문턱 전압을 이동시킴으로써 이 문제를 해결한다.
본 발명의 물질 스택을, 물질 스택 형성시 이용되는 처리 단계들과 함께 먼저 설명한 다음에, MOSCAP 및 MOSFET의 구성요소를 설명한다. MOSCAP 및 MOSFET는 별개 구조물로 도시되어 있지만, 본 발명은 또한 단일 반도체 기판의 표면상에 MOSCAP 및 MOSFET를 포함하는 구조물을 고려함에 주의한다. 또한, 본 발명에서, 금속 불순물 함유층 및 도전성 게이트 전극은 본 발명의 방법이 적용 가능한 게이트 스택을 형성함에 주의한다.
본 발명의 물질 스택을 반도체 기판의 표면상에 형성할 때 사용되는 기본 처리 단계들을 (단면도를 통해) 도시한 도면인 도 1a 내지 도 1e를 먼저 참조한다. 도 1a는 반도체 기판(10), 반도체 기판(10)의 표면상의 선택적인 계면층(12), 및 선택적인 계면층(12) 상에 위치된 하이 k, 예컨대, Hf계 유전 물질(14)을 포함하는 본 발명에서 형성되는 초기 구조물을 도시한다. 계면층(12)이 존재하지 않을 때에는, 하이 k 유전 물질(14)이 반도체 기판(10)의 표면상에 위치된다.
도 1a에 도시된 구조물의 반도체 기판(10)은 Si, Ge, SiGe, SiC, SiGeC, GaAs, GaN, InAs, InP 및 다른 모든 III/V 또는 II/VI 화합물 반도체를 포함하나 이에 한정되지 않는 반도체 물질을 포함한다. 반도체 기판(10)은 또한 Si/SiGe, SOI(silicon-on-insulator), SGOI(SiGe-on-insuIator) 또는 GOI(germanium-on-insulator)와 같은 유기 반도체 또는 적층 반도체를 포함할 수 있다. 본 발명의 일부 실시예들에서는, 반도체 기판(10)이 Si 함유 반도체 물질, 즉, 실리콘을 포함하는 반도체 물질로 구성되는 것이 바람직하다. 반도체 기판(10)은 도핑될 수도 있고, 또는 도핑되지 않을 수도 있고, 또는 도핑 영역과 비도핑 영역을 내부에 포함할 수도 있다. 반도체 기판(10)은 단결정 배향을 포함할 수 있고, 또는 상이한 결정 배향을 가진 적어도 2개의 동일-평면 표면 영역을 포함할 수 있다(후자의 기판은 당해 기술 분야에서 하이브리드 기판이라고 함). 하이브리드 기판이 사용될 때에는, nFET는 일반적으로 (100) 결정 표면상에 형성되고, pFET는 일반적으로 (110) 결정 평면상에 형성된다. 하이브리드 기판은, 예컨대, 미국 특허 공개 제 20040256700A1 호, 미국 특허 공개 제 20050116290 호, 및 미국 특허 공개 제 20050093104 호에 설명된 것과 같은 기술에 의해 형성될 수 있다.
반도체 기판(10)은 또한 제1 도핑 (n-또는 p-) 영역, 및 제2 도핑 (n-또는 p-) 영역을 포함할 수 있다. 명료성을 위해, 도핑 영역들은 본 출원의 도면에 구체적으로 도시되어 있지 않다. 제1 도핑 영역 및 제2 도핑 영역은 동일할 수도 있고, 또는 상이한 도전성 및/또는 도핑 농도를 가질 수도 있다. 이들 도핑 영역은 "웰(well)"로 알려져 있고, 종래 이온 주입 공정을 이용하여 형성된다.
일반적으로 적어도 하나의 분리 영역(도시되지 않음)이 반도체 기판(10)에 형성된다. 분리 영역은 트렌치 분리 영역 또는 필드(field) 산화 분리 영역일 수 있다. 트렌치 분리 영역은 당업자에게 잘 알려진 종래 트렌치 분리 공정을 이용하여 형성된다. 예컨대, 리소그래피, 식각 및 트렌치 유전 물질의 트렌치 충진이 트렌치 분리 영역 형성시 사용될 수 있다. 선택적으로, 라이너(liner)가 트렌치 충진 전에 트렌치에 형성될 수 있고, 치밀화(densification) 단계가 트렌치 충진 후에 수행될 수 있으며, 마찬가지로 평탄화 공정이 트렌치 충진 후에 수행될 수 있다. 이른바 실리콘 공정의 국소 산화를 이용하여 필드(field) 산화물이 형성될 수 있다. 일반적으로 인접 게이트들이 반대 도전형, 즉, nFET 및 pFET를 가질 때 필요한 인접 게이트 영역간의 분리를 적어도 하나의 분리 영역이 제공함에 주의한다. 인접 게이트 영역들은 동일한 도전형(즉, n-또는 p-형)을 가질 수 있고, 또는 대안으로 인접 게이트 영역들은 상이한 도전형(즉, 하나는 n-형, 다른 하나는 p-형)을 가질 수 있다.
반도체 기판(10)을 처리한 후, 계면층(12)이 화학 산화에 의해 반도체 기 판(10)의 표면상에 선택적으로 형성된다. 선택적인 계면층(12)은 당업자에게 잘 알려진 종래 습식 화학 공정 기술을 이용하여 형성된다. 대안으로, 상기 층은 열 산화 또는 산질화에 의해 형성될 수 있다. 기판(10)이 Si 함유 반도체일 때, 계면층(12)은 습식 공정에 의해 성장된 화학 산화물, 또는 열 성장 산화 실리콘, 산질화 실리콘, 또는 질화된 산화 실리콘으로 구성된다. 기판(10)이 Si 함유 반도체가 아닐 때, 계면층은 반도체 산화물, 반도체 산질화물 또는 질화된 반도체 산화물을 포함할 수 있다.
계면층(12)의 두께는 일반적으로 약 0.5 내지 약 1.2 nm이며, 약 0.8 내지 약 1 nm의 두께가 더 일반적이다. 그러나, 두께는 보통 CMOS 제조 동안에 요구되는 고온 처리 이후에는 다를 수 있다.
본 발명의 일 실시예에 따라, 계면층(12)은 습식 화학 산화에 의해 형성되는 약 0.6 내지 약 0.8 nm의 두께를 가진 실리콘 산화층이다. 이 습식 화학 산화를 위한 공정 단계는 세정된 반도체 표면(예컨대, HF 유지 반도체 표면)을, 65°C에서 수산화 암모늄, 과산화수소, 및 물의 혼합물(1:1:5 비율)로 처리하는 것을 포함한다. 대안으로, 계면층은 또한 HF 유지 반도체 표면을 오존 수용액으로 처리함으로써 형성될 수 있고, 오존 농도는 보통 2 ppm(parts per million)에서 40 ppm까지 변하나 이에 한정되는 것은 아니다.
다음에, 하이 k 유전 물질(14)은, 예컨대, 화학 기상 증착(CVD), 플라즈마 CVD, 물리 기상 증착(PVD), 금속유기 화학 기상 증착(MOCVD), 원자층 증착(ALD), 진공증착, 반응성 스퍼터링, 화학 용액 증착 및 동일한 다른 증착 공정과 같은 증 착 공정에 의해, 계면층(12)이 존재하는 경우 계면층(12)의 표면 또는 반도체 기판(10)의 표면상에 형성될 수 있다. 하이 k 유전 물질(14)은 또한 상기 공정들의 조합을 이용하여 형성될 수도 있다.
본 발명에서 이용되는 하이 k 유전 물질(14)은 약 4.0보다 큰, 일반적으로 약 7.0보다 큰 유전 상수를 가진 유전 물질이다. 이산화 실리콘은 4.0의 유전 상수를 가진 것으로, 본 발명은 유전 상수가 이산화 실리콘의 유전 상수보다 큰 유전 물질을 고려함에 주의한다. 하이 k 유전 물질(14)은 일반적으로 당업자에게 잘 알려진 산화금속 또는 혼합형 산화금속이다. 이러한 하이 k 유전 물질의 예로는, Al2O3, Ta2O3, TiO2, La2O3, SrTiO3, LaAlO3, ZrO2, Y2O3, Gd2O3, Hf계 유전 물질(여기서 상세하게 후술됨), 및 이들로 이루어진 다층을 포함하는 조합을 들 수 있으나, 이에 한정되는 것은 아니다. 바람직하게는, 하이 k 유전 물질(14)은, 선택적으로 희토 산화금속을 마찬가지로 포함할 수 있는 Hf계 유전 물질이다.
용어 'Hf계 유전 물질'은 여기서는 하프늄(Hf)을 함유하는 하이 k 유전 물질을 포함하는 것으로 의도한 것이다. 이러한 Hf계 유전 물질의 예로는, 산화 하프늄(HfO2), 하프늄 실리케이트(HfSiOx), Hf 산질화 실리콘(HfSiON) 또는 이들로 이루어진 다층을 들 수 있다. 일부 실시예들에서, Hf계 유전 물질은 HfO2와 ZrO2의 혼합물을 포함한다. 일반적으로, Hf계 유전 물질은 산화 하프늄 또는 하프늄 실리케이트이다. Hf계 유전 물질은 일반적으로 약 10.0보다 큰 유전 상수를 갖는다.
하이 k 유전 물질(14)의 물리적 두께는 변화될 수 있으나, 일반적으로, 하이 k 유전 물질(14)은 약 0.5 내지 약 10 nm의 두께를 가지며, 약 0.5 내지 약 3 nm의 두께가 더 일반적이다.
본 발명의 일 실시예에서, 하이 k 유전 물질(14)은 MOCVD에 의해 형성되는 산화 하프늄이며, 하프늄-테트라부톡사이드(hafnium-tetrabutoxide)(Hf 전조체)의 약 70 내지 약 90 mgm의 유속 및 O2의 약 250 내지 약 350sccm의 유속을 이용한다. Hf 산화물의 증착은 0.3 Torr과 0.5 Torr사이의 챔버 압력과 400°C와 500°C 사이의 기판 온도를 이용하여 일어난다.
본 발명의 다른 실시예에서, 하이 k 유전 물질(14)은, 다음의 조건, (i) 70mg/m과 90mg/m 사이의 전조체 Hf-테트라부톡사이드의 유속, 25 sccm과 100 sccm 사이의 O2의 유속 및 20 sccm과 60 sccm 사이의 SiH4의 유속; (ii) 0.3 Torr와 0.5 Torr 사이의 챔버 압력, 및 (iii) 400°C와 500°C 사이의 기판 온도를 이용하여 MOCVD에 의해 형성된 하프늄 실리케이트이다.
다음에, 본 발명의 일 실시예에서, 금속 함유 물질 및 적어도 하나의 금속 불순물을 포함하는 금속 불순물 함유층(18)이 하이 k 유전 물질(14)의 표면상에 형성된다; 도 1b를 참조. 금속 불순물(즉, 그 피크 농도)이 층(18)의 전체 두께에 걸쳐 연속적으로 분포될 수 있고, 또는 금속 불순물(그 피크 농도)이 층(18) 내의 불연속 영역에 형성될 수 있다. 예컨대, 금속 불순물은 층(18)의 상부 표면 또는 하부 표면에 또는 그 근처에, 또는 대략 층(18)의 중심부 내에, 또는 그 조합에 존재할 수 있다.
금속 함유 물질(불순물 없는 층(18))은 전자들을 도통시킬 수 있는 금속 물질 및/또는 반금속 물질을 포함한다. 구체적으로, 금속 함유 물질(금속 불순물 없는 층(18))은 질화금속, 탄화금속 또는 질화금속 실리콘과 같은 금속 물질이다. 본 실시예에서, 금속 함유 물질(금속 불순물 없는 층(18))이 금속을 함유하면, 금속 함유 물질의 금속 성분은 원소 주기율표의 IVB족 또는 VB족 금속을 포함할 수 있다. 따라서, 금속 함유 물질은 Ti, Zr, Hf, V, Nb 또는 Ta를 포함할 수 있고, Ti가 매우 바람직하다. 예로서, 금속 함유 물질은 바람직하게는 TiN 또는 TiON을 포함하며, TiN은 n-형 장치에 특히 유용하나, TiON는 p-형 장치에 특히 유용함에 주의한다.
게이트 스택(예컨대, 금속 함유 물질(불순물 없는 층(18))과 도전성 전극의 조합)의 일함수를 변화시키기 위해 본 발명에서 사용되는 금속 불순물은 게이트 전극이 n-형 일함수를 가지는지 아니면 p형 일함수를 가지는지에 따라 좌우된다. 금속 불순물은 게이트 스택의 일함수를 변화시키는데 사용되므로 "일함수 변경 금속 불순물"이라고 할 수 있다. n-형 일함수의 경우, 금속 함유 물질에 도입된 금속 불순물은 원소 주기율표의 적어도 하나의 IIIB 족, IVB 족 또는 VB 족 원소를 포함한다(원소들의 명명법은 CAS 버전에 기초함). 란탄 계열 원소(예컨대, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu)도 또한 여기서 고려된다. n-형 일함수를 도전성 전극에 제공하는데 사용될 수 있는 금속 불순물의 예로는, 금속 불순물이 '순수' 금속 함유 물질에 존재하는 금속과는 다르다는 조건 하 에, Sc, Y, La, Zr, Hf, V, Nb, Ta, Ti 및 란탄 계열 원소를 들 수 있으나 이에 한정하는 것은 아니다. 바람직하게는, n-형 일함수 이동을 제공하는데 사용되는 불순물은 하나의 란탄족 원소이다. p-형 일함수의 경우, 금속 함유 물질에 도입된 금속 불순물은 원소 주기율표의 적어도 하나의 VIB 족, VIIB 족 및 VIII 족 원소를 포함한다(원소들의 명명법은 CAS 버전에 기초함). p-형 일함수를 도전성 전극에 제공시 사용될 수 있는 금속 불순물의 예로는, 금속 불순물이 '순수' 금속 함유 물질에 존재하는 금속과는 다르다는 조건 하에서, Re, Fe, Ru, Co, Rh, Ir, Ni, Pd, 및 Pt를 들 수 있으나 이에 한정하는 것은 아니다. 바람직하게는, p-형 일함수 이동 제공시 사용되는 불순물은 Pd이다.
도 1b에 도시된 본 발명의 특별한 실시예에서, 금속 불순물 함유층(18)은 금속 함유 물질(불순물 없는 순수 금속 함유 물질) 및 불순물이 실질적으로 동시에 증착되는 동시 증착 공정을 이용하여 형성된다. 동시 증착은 금속 또는 반금속 타겟, 예컨대, Ti 타겟을 사용하여 수행될 수 있고, 타겟 내에 일정한 양의 불순물이 있으며, 층(18)은 반응기 챔버 내에서 형성될 수 있다. 층(18) 제공시 본 발명에서 사용될 수 있는 다른 동시 증착 방법은 금속 함유 물질 및 불순물의 전조체들을 이용하는 화학 기상 증착 또는 플라즈마 화학 기상 증착이다.
이용된 동시 증착 기술에도 불구하고, 원하는 불순물(또는 불순물들)을 함유하는 층(18)은 약 0.1 내지 약 0.2 nm의 증착 두께를 가지며, 약 0.1 내지 약 1 nm의 두께가 훨씬 더 일반적이다.
본 발명의 다른 실시예에서는, '순수' 금속 함유 물질이 먼저 증착되고, 다음에 금속 불순물을 함유하는 층이 증착되고, 다음에 다른 '순수' 금속 함유 물질이 증착된다. 본 발명의 이 실시예를 이용하여 형성된 구조물이 예컨대 도 1c에 도시되어 있다. 도 1c에서, 참조 번호 18A는 제1 증착 '순수' 금속 함유 물질을 나타내고, 참조 번호 18B는 금속 불순물층을 나타내며, 참조 번호 18C는 제2 증착 '순수" 금속 함유 물질을 나타낸다. 층(18A, 18B, 18C)은 '순수' 금속 함유 물질 및 금속 불순물을 포함하는 금속 불순물 함유층(18)을 형성함에 주의한다.
본 발명의 실시예에서, '순수' 금속 함유 물질은 예컨대, CVD, PECVD, 물리 기상 증착(PVD), 원자층 증착(ALD), 스퍼터링 또는 진공증착과 같은 종래 증착 공정을 이용하여 형성된다. 본 발명의 일 실시예에서, 금속 함유 물질은 원격 무선 주파수 소스를 통과한 질소의 원자/여기된 빔을 이용하여 1550°C 내지 1900°C, 일반적으로 1600°C 내지 1750°C의 범위로 유지되는 분출 증발셀(effusion cell)로부터 Ti를 증발시킴으로써 증착된 TiN이다. 기판 온도는 300°C 정도일 수 있고, 질소 유속은 0.5 sccm과 3.0 sccm 사이일 수 있다. 이들 범위는 예시적인 것으로, 본 발명을 한정하는 것이 아니다. 질소 유속은 증착 챔버의 특성, 특히, 챔버 상에서의 펌핑 속도에 따라 좌우된다. TiN은 마찬가지로 다른 방식으로, 예컨대 화학 기상 증착 또는 스퍼터링으로 증착될 수도 있으며, 그 기술은 중요하지 않다.
금속 불순물층 또한 예컨대, CVD, PECVD, PVD, ALD, 스퍼터링 또는 진공증착과 같은 종래 증착 공정을 이용하여 형성된다. 층(18B) 내의 특별한 타입의 금속 불순물은 동시 증착을 이용하는 실시예에서 위에서 열거한 금속 불순물을 포함한 다.
제1 증착된 '순수' 금속 함유 물질(18A)의 두께는 사용된 물질의 종류뿐만 아니라, 물질(18A) 형성시 사용되는 기술에 따라 달라질 수 있다. 일반적으로, 제1 증착 '순수' 금속 함유 물질(18A)은 약 0.1 내지 약 0.2 nm의 두께를 가지며, 약 0.1 내지 약 1 nm의 두께가 훨씬 더 일반적이다. 마찬가지로, 제2 증착된 '순수' 금속 함유 물질(18C)의 두께는 일반적으로 상기한 범위 내이다. 금속 불순물을 함유하는 층(18B)의 두께는 달라질 수 있으나, 일반적으로, 층(18B)은 약 0.1 내지 약 0.2 nm의 두께를 가지며, 약 0.1 내지 약 1 nm의 두께가 훨씬 더 일반적이다.
본 발명의 다른 실시예에서, 금속 불순물 함유 물질(예컨대, 유전 물질, 희생 물질 또는 도전성 물질)은 '순수' 금속 함유 물질 위 및/또는 아래에 형성되고, 다음에 금속 불순물을 '순수' 도전성 물질에 도입하기 위해 열 공정이 이용된다. 본 발명의 이 실시예가 예컨대 도 1d에 도시되어 있다. 이 도면에서, 참조 번호 20은 금속 불순물을 함유하는 물질을 정의하는 것으로 사용되고, 참조 번호 18A는 '순수' 금속 함유 물질을 정의하는 것으로 사용된다. 본 발명의 이 실시예에서, 금속 불순물을 함유하는 물질의 적어도 하나의 층(20)이 상기 '순수' 금속 함유 물질(18A)에 인접하여 존재해야 한다. 도시된 구조물은 금속 불순물을 층(18A)에 도입하는 열 공정 전이다. 일부 실시예들에서, 상기 구조물의 최상부의 물질층(20)은 불순물이 '순수' 금속 함유 물질(18A)에 도입된 후 제거될 수 있다.
금속 불순물을 함유하는 물질(20)은 종래 증착 공정을 이용하여 형성될 수 있다. 층(20)을 형성할 때 사용될 수 있는 증착 공정의 예로는, CVD, PECVD, ALD, 진공증착, 또는 화학 용액 증착을 들 수 있으나 이에 한정하는 것은 아니다. 층(20)의 두께는 층의 물질뿐만 아니라, 층 형성시 이용된 기술에 따라 달라질 수 있다. 일반적으로, 불순물 함유 물질(20)은 약 0.1 내지 약 2 nm의 두께를 가지며, 약 0.1 내지 약 0.2 nm의 두께가 훨씬 더 일반적이다.
도 1d에 도시된 층(18A)은 위에서 설명된 바와 같이 형성될 수 있고, 두께가 위에서 설명한 범위 내인 상기한 물질들 중 하나를 함유할 수 있다.
위에서 언급한 바와 같이, 금속 불순물은 열 기술을 이용하여 층(18A)에 도입된다. 열 기술은 일반적으로 도 1d에 도시된 구조물의 형성 후에 적용된다. 일부 실시예들에서, 추후 열 공정은 금속 불순물을 층(18A)에 도입하는데 사용될 수 있다. 열 기술은 일반적으로 약 800°C 이상인 온도를 포함하며, 약 900°C 내지 약 1200°C의 온도가 훨씬 더 일반적이다. 이 열 기술의 지속 기간은 달라질 수 있으며, 약 1 초 내지 약 1000 초의 범위가 일반적이다. 금속 불순물을 층(18A)에 도입하는데 사용되는 열 기술은 노 어닐링(furnace anneal), 소스/드레인 활성화 어닐링, 급속 열 어닐링, 스파이크 어닐링(spike anneal), 레이저 어닐링, 위에서 언급한 온도 범위를 이용하는 후속 증착 공정, 또는 그 조합을 포함할 수 있다.
도 1b, 도 1c, 또는 도 1d에 도시된 구조물들 중 한 구조물의 형성 후, 도전성 전극(22)이 특별한 구조물의 최상층의 최상부에 형성된다. 도 1b에 제공된 구조물의 최상부에 위치된 게이트 전극(22)을 포함하는 결과적인 구조물이 도 1e에 도시되어 있다. 2개의 다른 구조물(도 1c 및 도 1d의 구조물 이용)는 도 1e에 도시된 구조물와 유사하며, 따라서 여기서는 구체적으로 도시되지 않는다.
구체적으로, 도 1d에 도시된 실시예가 사용되는 경우 알려진 증착 공정, 예컨대, 물리 기상 증착, CVD, 또는 진공증착을 이용하여, 도전성 전극(22)을 형성한 도전성 물질의 블랭킷(blanket) 층이 층(18) 또는 선택적으로 층(20)상에 형성된다. 도전성 물질은 단결정, 다결정 또는 비정질 형태인 Si 또는 SiGe 합금층과 같은 Si 함유 물질을 포함하나 이에 한정되는 것은 아니다. 도전성 물질은 또한 도전성 금속 또는 도전성 금속 합금일 수도 있다. 여기서는 상기한 도전성 물질들의 조합도 고려된다. Si 함유 물질은 도전성 전극(22)으로서 선호되며, polySi이 가장 선호된다. 상기한 도전성 물질 이외에, 본 발명은 또한 도전성 전극(22)이 완전히 규화(silicided)된 예, 또는 규소 화합물 및 Si의 조합 또는 SiGe를 포함하는 스택을 고려한다. 실리사이드는 당업자에게 잘 알려진 종래 규화(silicidation) 공정을 이용하여 제조된다. 완전히 규화된 게이트는 종래 대체 게이트 공정을 이용하여 형성될 수 있으며, 그 세부 사항은 본 발명의 실시에 중요한 것이 아니다. 도전성 전극 물질의 블랭킷 층은 도핑될 수도 있고 도핑되지 않을 수도 있다. 도핑된 경우, 본래 도핑 증착 공정이 블랭킷 층 형성시 사용될 수 있다. 대안으로, 도핑된 게이트 도체는 증착, 이온 주입, 및 어닐링에 의해 형성될 수 있다. 이온 주입 및 어닐링은 물질 스택을 패터닝하는 후속 식각 단계 전 또는 후에 일어날 수 있다. 도전성 전극(22)의 도핑은 형성된 게이트 도체의 일함수를 추가로 이동시킬 것이다. nMOSFET의 도펀트 이온의 예로는 원소 주기율표의 VA족 원소를 들 수 있다(pMOSFET가 형성될 때는 IIIA 족 원소들이 사용될 수 있음). 본 발명의 이 시점에서 증착된 도전성 전극(22)의 두께, 즉, 높이는 사용되는 증착 공정에 따라 달라질 수 있다. 일반적으로, 도전성 전극(22)은 약 20 내지 약 180 nm의 수직 두께를 가지며, 약 40 내지 약 150 nm의 두께가 더 일반적이다.
다음에, 도 1e에 도시된 물질 스택 구조물(선택적으로 층(20) 위에 및/또는 아래에 층(18)을 포함함)가 당해 분야에서 알려진 웰인 종래 공정을 이용하여 도 2a 에 도시된 바와 같이 MOSCAP(50)로 또는 도 2b에 도시된 바와 같이 MOSFET(52)로 제조될 수 있다. 도시된 구조물들 각각은 적어도 리소그래피 및 식각에 의해 패터닝된 도 1e에 도시된 것과 같은 물질 스택을 포함한다.
MOSCAP 형성은 반도체 기판의 표면상에 열 희생 산화물(도시되지 않음)을 형성하는 것을 포함한다. 리소그래피를 이용하여, 커패시터 구조물의 활성 영역은 식각에 의해 필드 산화물에서 개방된다. 산화물 제거 후에, 도 1e에 도시된 바와 같은 물질 스택이 위에서 설명된 바와 같이 형성된다. 구체적으로, 물질 스택이 제공되어 리소그래피 및 식각에 의해 패터닝된 다음에, 도펀트가 도체(22)에 도입된다. 도펀트는 일반적으로 P(12 keV의 주입 에너지를 이용하여 5El5 이온/cm2의 주입 도우즈)이다. 도펀트는 약 5 초 동안 950°C 내지 1000°C에서 수행되는 활성화 어닐링을 이용하여 활성화된다. 일부 경우들에서, 형성 가스 어닐링(5-10% 수소)이 후속되는데, 형성 가스 어닐링은 계면층/반도체 기판 계면 상태 패시베이션을 위해 500°C와 550°C 사이에서 수행된다.
MOSFET 형성은 위에서 설명된 바와 같이 기판 내에 분리 영역, 예컨대 트렌 치 분리 영역을 먼저 형성하는 것을 포함한다. 희생 산화층이 분리 영역의 형성 전에 기판의 최상부에 형성될 수 있다. MOSCAP와 유사하게 그리고 희생 산화물을 제거한 후, 위에서 설명된 바와 같은 물질 스택이 형성된다. 물질 스택의 패터닝 후에, 적어도 하나의 스페이서(54)가 일반적으로, 그러나 항상 그런 것은 아니지만, 각각의 패터닝된 물질 스택의 노출된 측벽에 형성된다. 상기 적어도 하나의 스페이서(54)는 산화물, 질화물, 산질화물 및/또는 그 조합과 같은 절연체로 구성된다. 적어도 하나의 스페이서(54)는 증착 및 식각에 의해 형성된다.
적어도 하나의 스페이서(54)의 폭은 소스 및 드레인 실리사이드 콘택(후속 형성됨)이 상기 패터닝된 물질 스택의 에지 아래로 침식되지 않도록 충분히 넓어야 한다. 일반적으로, 소스/드레인 실리사이드는 적어도 하나의 스페이서(54)가 바닥에서 측정되는 약 20 내지 약 80 nm의 폭을 가질 때 상기 패터닝된 물질 스택의 에지 아래로 침식되지 않는다.
패터닝된 물질 스택은 또한 물질 스택을 열적 산화, 질화 또는 산질화 공정으로 처리함으로써 본 발명의 이 시점에서 패시베이션될 수 있다. 패시베이션 단계는 물질 스택에 대하여 패시베이션 물질 박층을 형성한다. 이 단계는 이전의 스페이서 형성 단계 대신에 또는 그 단계와 함께 이용될 수 있다. 스페이서 형성 단계와 함께 사용될 때, 스페이서 형성은 물질 스택 패시베이션 공정 후에 일어난다.
다음에, 소스/드레인 확산 영역(56)이 기판 내에 형성된다. 소스/드레인 확산 영역(56)은 이온 주입 및 어닐링 단계를 이용하여 형성된다. 어닐링 단계는 이전의 주입 단계에 의해 주입된 도펀트를 활성화하는 역할을 한다. 이온 주입 및 어닐링 조건은 당업자에게 잘 알려져 있다. 소스/드레인 확산 영역(56)은 또한 종래 확장 주입을 이용하여 소스/드레인 주입 전에 형성되는 확장 주입 영역을 포함할 수도 있다. 확장 주입 다음에 활성화 어닐링이 수행될 수 있고, 또는 대안으로 확장 주입 및 소스/드레인 주입 동안에 주입되는 도펀트가 동일한 활성화 어닐링 사이클을 이용하여 활성화될 수 있다. 여기서는 할로 주입(Halo implants)이 고려된다.
일부 경우들에서, 형성 가스 어닐링(5-10% 수소)이 후속될 수 있고, 형성 가스 어닐링은 계면층/반도체 기판 계면 상태 패시베이션을 위해 500°C와 550°C 사이에서 수행될 수 있다.
상기 처리 단계들은 도 2b에 도시된 구조물을 형성한다. 규화 콘택(소스/드레인 및 게이트)의 형성뿐만 아니라, 금속 상호 접속을 이용한 BEOL(back-end-of-the-line) 상호접속 레벨의 형성과 같은 다른 CMOS 처리가 당업자에게 잘 알려진 처리 단계를 이용하여 형성될 수 있다.
본 발명은 바람직한 실시예에 대해 특히 도시 및 설명되었으나, 형태 및 세부 사항에 있어서의 상기 변화 및 다른 변화가 본 발명의 취지 및 범위로부터 벗어나지 않고 행해질 수 있음은 당업자가 이해할 것이다. 그러므로, 본 발명은 설명 및 도시된 정확한 형태 및 세부 사항에 한정되는 것이 아니고 첨부된 청구의 범위 내에 속하는 것으로 의도한 것이다.
Hf계 유전 물질 또는 다른 하이 k 유전 물질을 포함하는 종래 Si MOSFET의 문제점을 감안하여, 이러한 하이 k 게이트 유전 물질을 포함하는 반도체 구조물에서 평탄대역 전압 및 문턱 전압을 안정화시킬 수 있는 방법 및 구조물이 제공된다.

Claims (10)

  1. 이산화 실리콘보다 큰 유전 상수를 가진 유전 물질, 상기 유전 물질 상에 위치된 금속 함유 물질 및 적어도 하나의 일함수 변경 금속 불순물을 내부에 포함하는 금속 불순물 함유층, 및 상기 금속 불순물 함유층 상에 위치된 도전성 전극을 포함하는 물질 스택을 포함하는 반도체 구조물.
  2. 제1항에 있어서,
    상기 유전 물질 아래에 위치된 계면층을 더 포함하는 반도체 구조물.
  3. 제1항에 있어서,
    상기 유전 물질 아래에 위치된 반도체 기판을 더 포함하는 반도체 구조물.
  4. 제1항에 있어서,
    상기 유전 물질은 산화 하프늄, 하프늄 실리케이트, 산질화 하프늄 실리콘, 산화 하프늄과 산화 지르코늄의 혼합물, 또는 이들로 이루어진 다층을 포함하는 Hf계 유전 물질인 반도체 구조물.
  5. 제1항에 있어서,
    상기 금속 함유 물질은 질화금속, 탄화금속 또는 질화금속 실리콘을 포함하고, 상기 금속은 원소 주기율표의 IVB 족 또는 VB 족인 반도체 구조물.
  6. Hf계 유전 물질, 상기 Hf계 유전 물질 상에 위치된 TiN 또는 TiON 및 적어도 하나의 일함수 변경 금속 불순물을 포함하는 금속 불순물 함유층, 및 상기 금속 불순물 함유층 상에 위치된 폴리실리콘 전극을 포함하는 물질 스택을 포함하는 반도체 구조물.
  7. 도전성 스택의 일함수를 변화시키는 방법으로서,
    이산화 실리콘보다 큰 유전 상수를 가진 유전 물질, 상기 유전 물질 상에 위치된 금속 함유 물질, 및 상기 금속 함유 물질 상에 위치된 도전성 전극을 포함하는 물질 스택을 제공하는 단계; 및
    적어도 하나의 일함수 변경 금속 불순물을 상기 금속 함유 물질에 도입하는 단계를 포함하되, 상기 적어도 하나의 일함수 변경 금속 불순물은 금속 불순물 함유층의 형성 동안에 또는 상기 금속 함유 물질을 함유하는 층의 형성 후에 도입되는 도전성 스택의 일함수를 변화시키는 방법.
  8. 제7항에 있어서,
    상기 적어도 하나의 일함수 변경 금속 불순물을 상기 금속 함유 물질에 도입하는 단계는 상기 적어도 하나의 일함수 변경 금속 불순물과 상기 금속 함유 물질의 동시 증착을 포함하는 도전성 스택의 일함수를 변화시키는 방법.
  9. 제7항에 있어서,
    상기 적어도 하나의 일함수 변경 금속 불순물을 상기 금속 함유 물질에 도입하는 단계는 상기 금속 함유 물질 아래 또는 위에 또는 아래 및 위에 상기 금속 불순물을 함유하는 물질층을 형성하고, 상기 물질 스택을 열 공정으로 처리하는 것을 포함하는 도전성 스택의 일함수를 변화시키는 방법.
  10. 도전성 스택의 일함수를 변화시키는 방법으로서,
    이산화 실리콘보다 큰 유전 상수를 가진 유전 물질, 상기 유전 물질 상에 위치된 Ti, Zr, Hf, V, Nb 및 Ta으로부터 선택된 적어도 하나의 금속을 포함하는 금속 함유 물질, 및 상기 금속 함유 물질 상에 위치된 도전성 전극을 포함하는 물질 스택을 제공하는 단계; 및
    적어도 하나의 일함수 변경 금속 불순물을 상기 금속 함유 물질에 도입하는 단계를 포함하되, 상기 적어도 하나의 일함수 변경 금속 불순물은 금속 불순물 함유층의 형성 동안에 또는 상기 금속 함유 물질을 함유하는 층의 형성 후에 도입되고, 상기 도입은 (i) 적어도 하나의 일함수 변경 금속 불순물과 금속 함유 물질을 공동증착하는 방법, (ii) 금속 함유 물질의 제1층을 형성하고, 상기 제1층 상에 금속 불순물을 함유하는 층을 형성하고, 및 금속 함유 물질의 제2층을 형성하는 방법, 및 (iii) 상기 금속 함유 물질 아래 또는 위에 또는 아래 및 위에 상기 금속 불순물을 함유하는 물질층을 형성하고, 상기 물질 스택을 열 공정으로 처리하는 방법으로부터 선택되고, 단 n-형 일함수가 요구되는 경우, 적어도 하나의 일함수 변경 금속 불순물은 주기율표 IIIB, IVB 또는 VB 족으로부터의 적어도 하나의 원소를 포함하고, p-형 일함수가 요구되는 경우, 적어도 하나의 일함수 변경 금속 불순물은 주기율표 VIB, VIIB 또는 VIII로부터 적어도 하나의 원소를 포함하는
    도전성 스택의 일함수를 변화시키는 방법.
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