CN104347511B - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN104347511B
CN104347511B CN201310342567.2A CN201310342567A CN104347511B CN 104347511 B CN104347511 B CN 104347511B CN 201310342567 A CN201310342567 A CN 201310342567A CN 104347511 B CN104347511 B CN 104347511B
Authority
CN
China
Prior art keywords
dummy
gate
pseudo
grid
forming method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310342567.2A
Other languages
English (en)
Other versions
CN104347511A (zh
Inventor
张海洋
李凤莲
尚飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310342567.2A priority Critical patent/CN104347511B/zh
Publication of CN104347511A publication Critical patent/CN104347511A/zh
Application granted granted Critical
Publication of CN104347511B publication Critical patent/CN104347511B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种半导体器件的形成方法，该器件包括PMOS和NMOS金属栅极晶体管，该方法包括：提供衬底，衬底包括PMOS和NMOS晶体管区域；分别在PMOS、NMOS晶体管区域上形成一体结构的第一、第二伪栅极结构，第一、第二伪栅极结构分别包括第一、第二伪栅极；去除第一伪栅极，并在第一伪栅沟槽内形成第一金属栅极之后，利用第一干法刻蚀去除第二伪栅极，第一干法刻蚀包括主刻蚀和过刻蚀，过刻蚀所采用的气体包括氦气，且在过刻蚀步骤中用于产生等离子体的射频电源断续地打开；在第二伪栅沟槽内形成第二金属栅极，第一金属栅极的侧壁与第二金属栅极的侧壁接触。利用该方法可以提高NMOS金属栅极晶体管的TDDB性能。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体器件的形成方法。
背景技术
现有集成电路的逻辑电路大都包含这样一种半导体器件，该半导体器件包含PMOS金属栅极晶体管和NMOS金属栅极晶体管，且PMOS金属栅极晶体管的金属栅极侧壁与NMOS金属栅极晶体管的金属栅极侧壁接触。该半导体器件的形成方法包括：
如图1A和图1B所示，提供衬底1，衬底1包括PMOS晶体管区域Ⅰ和NMOS晶体管区域Ⅱ；在衬底1的PMOS晶体管区域Ⅰ上形成第一伪栅极结构2，在衬底1的NMOS晶体管区域Ⅱ上形成第二伪栅极结构3，第一伪栅极结构2包括第一栅介质层21、位于第一栅介质层21上的TiN层23、和位于TiN层23上的第一伪栅极22，第二伪栅极结构3包括第二栅介质层31、位于第二栅介质层31上的TiN层33、和位于TiN层33上的第二伪栅极32，第一伪栅极结构2和第二伪栅极结构3为一体结构，即在形成第一伪栅极结构2的同时还形成第二伪栅极结构3；
继续参照图1B所示，在第一伪栅极结构2两侧的衬底1内形成源极S1和漏极D1，在第二伪栅极结构3两侧的衬底1内形成源极S2和漏极D2（结合图4B所示）。
继续参照图1A和图1B所示，在衬底1的PMOS晶体管区域Ⅰ和NMOS晶体管区域Ⅱ上形成层间介质层4，层间介质层4的上表面与第一伪栅极22及第二伪栅极32的上表面齐平；
如图2A和图2B所示，利用干法刻蚀去除第一伪栅极22（如图1A和图1B所示），以形成第一伪栅沟槽24；
如图3A和图3B所示，在第一伪栅沟槽24（如图2A和图2B所示）内形成PMOS金属栅极晶体管的金属栅极5；
如图4A和图4B所示，利用干法刻蚀去除第二伪栅极32（如图3A和图3B所示），以形成第二伪栅沟槽34；
如图5A和图5B所示，在第二伪栅沟槽34（如图4A和图4B所示）内形成NMOS金属栅极晶体管的金属栅极6，金属栅极5的侧壁与金属栅极6的侧壁接触，所述金属栅极5和金属栅极6相互接触的侧壁均为，与金属栅极5及金属栅极6的栅极长度方向平行的侧壁，即金属栅极5和金属栅极6在栅极宽度方向连接在一起，呈一体结构。栅极长度方向指：从源极至漏极的方向，或从漏极至源极的方向。栅极宽度方向垂直于栅极长度方向、且平行于衬底表面。
衡量晶体管性能好坏的其中一个重要指标为TDDB（Time Dependent DielectricBreakdown，与时间有关的介质击穿性能）性能。但是，上述现有半导体器件的形成方法会导致NMOS金属栅极晶体管的TDDB性能不佳。
发明内容
本发明要解决的问题是：现有半导体器件的形成方法会导致NMOS金属栅极晶体管的TDDB性能不佳。
为解决上述问题，本发明提供了一种半导体器件的形成方法，所述半导体器件包括PMOS金属栅极晶体管和NMOS金属栅极晶体管，所述形成方法包括：
提供衬底，所述衬底包括PMOS晶体管区域和NMOS晶体管区域；
在所述衬底的PMOS晶体管区域上形成第一伪栅极结构、NMOS晶体管区域上形成第二伪栅极结构，所述第一伪栅极结构包括第一栅介质层和位于第一栅介质层上的第一伪栅极，所述第二伪栅极结构包括第二栅介质层和位于第二栅介质层上的第二伪栅极，所述第一伪栅极结构和第二伪栅极结构为一体结构；
在所述衬底的PMOS晶体管区域和NMOS晶体管区域上形成层间介质层，所述层间介质层的上表面与第一伪栅极及第二伪栅极的上表面齐平；
去除所述第一伪栅极，以形成第一伪栅沟槽；
在所述第一伪栅沟槽内形成第一金属栅极；
形成所述第一金属栅极之后，利用第一干法刻蚀去除所述第二伪栅极，以形成第二伪栅沟槽，所述第一干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，所述过刻蚀步骤所采用的气体包括氦气，且在所述过刻蚀步骤中用于产生等离子体的射频电源断续地打开；
在所述第二伪栅沟槽内形成第二金属栅极，所述第一金属栅极的侧壁与第二金属栅极的侧壁接触。
可选地，所述用于产生等离子体的射频电源周期性地打开和关闭。
可选地，所述气体还包括HBr和O2，所述过刻蚀步骤的工艺参数包括：HBr的流量为10至500sccm，O2的流量为2至100sccm，氦气的流量为10至1000sccm，压力为2至50mTorr，射频功率为100W至2000W，时间为5secs至600secs，所述射频电源打开的时间与射频电源打开和关闭的时间之和的比为10%至90%。
可选地，所述第二伪栅极结构还包括：位于所述第二栅介质层与第二伪栅极之间的含氮扩散阻挡层；
所述第二伪栅沟槽的底部露出含氮扩散阻挡层。
可选地，所述第一干法刻蚀之后、形成第二金属栅极之前，还包括：使所述含氮扩散阻挡层暴露于含N等离子体环境中，以对所述含氮扩散阻挡层进行等离子体处理。
可选地，所述第一干法刻蚀之后、形成第二金属栅极之前，还包括：对所述第二伪栅沟槽底部进行第二干法刻蚀，以去除所述第一干法刻蚀步骤在含氮扩散阻挡层表面上所形成的聚合物；
所述第二干法刻蚀步骤在等离子体处理步骤之前进行，或者，所述第二干法刻蚀与等离子体处理步骤在同一机台内同步进行。
可选地，将含N2的气体等离子体化产生所述含N等离子体。
可选地，所述第二干法刻蚀步骤所采用的气体包括含氟气体。
可选地，所述含氟气体至少包括CF4、NF3、SF6中的一种。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案在过刻蚀去除NMOS晶体管区域的第二伪栅极步骤中，使用于产生等离子体的射频电源断续地打开，在射频电源关闭期间，由氦气所产生等离子体中所含的UV光子数量减少了，因此，在整个过刻蚀步骤中由氦气所产生的UV光子数量减少了，而UV光子数量越少，在NMOS金属栅极晶体管的第二栅介质层内形成的空穴数量越少，因而有利于提高NMOS金属栅极晶体管的TDDB性能。
进一步地，在去除NMOS晶体管区域的第二伪栅极并露出含氮扩散阻挡层之后，使含氮扩散阻挡层暴露于含氮等离子体环境中，以对含氮扩散阻挡层进行等离子体处理，在该等离子体处理步骤中，含氮扩散阻挡层会暴露在大量的含氮等离子体环境中，使得含氮等离子体中的氮与含氮扩散阻挡层表面的悬挂键结合，减少了含氮扩散阻挡层中的悬挂键数量，改良了含氮扩散阻挡层的表面态，因而可以对含氮扩散阻挡层进行修复，提高了含氮扩散阻挡层的质量，而含氮扩散阻挡层质量的改善能够防止在第二栅介质层内形成陷阱，进而可以进一步提高NMOS金属栅极晶体管的TDDB性能。
为解决上述问题，本发明提供了另一种半导体器件的形成方法，所述半导体器件包括PMOS金属栅极晶体管和NMOS金属栅极晶体管，所述形成方法包括：
提供衬底，所述衬底包括PMOS晶体管区域和NMOS晶体管区域；
在所述衬底的PMOS晶体管区域上形成第一伪栅极结构、NMOS晶体管区域上形成第二伪栅极结构，所述第一伪栅极结构包括第一栅介质层和位于第一栅介质层上的第一伪栅极，所述第二伪栅极结构包括第二栅介质层和位于第二栅介质层上的第二伪栅极，所述第一伪栅极结构和第二伪栅极结构为一体结构；
在所述衬底的PMOS晶体管区域和NMOS晶体管区域上形成层间介质层，所述层间介质层的上表面与第一伪栅极及第二伪栅极的上表面齐平；
去除所述第二伪栅极，以形成第二伪栅沟槽；
在所述第二伪栅沟槽内形成第二金属栅极；
形成所述第二金属栅极之后，利用第一干法刻蚀去除所述第一伪栅极， 以形成第一伪栅沟槽，所述第一干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，所述过刻蚀步骤所采用的气体包括氦气；
在所述第一伪栅沟槽内形成第一金属栅极，所述第一金属栅极的侧壁与第二金属栅极的侧壁接触。
可选地，所述第二伪栅极结构还包括：位于所述第二栅介质层与第二伪栅极之间的含氮扩散阻挡层；
所述第二伪栅沟槽的底部露出含氮扩散阻挡层。
可选地，去除所述第二伪栅极之后、形成第二金属栅极之前，还包括：使所述含氮扩散阻挡层暴露于含N等离子体环境中，以对所述含氮扩散阻挡层进行等离子体处理。
可选地，利用第二干法刻蚀去除所述第二伪栅极。
可选地，去除所述第二伪栅极之后、形成第二金属栅极之前，还包括：对所述第二伪栅沟槽底部进行第三干法刻蚀，以去除所述第二干法刻蚀步骤在含氮扩散阻挡层表面上所形成的聚合物；
所述第三干法刻蚀步骤在等离子体处理步骤之前进行，或者，所述第三干法刻蚀与等离子体处理步骤在同一机台内同步进行。
可选地，将含N2的气体等离子体化产生所述含N等离子体。
可选地，所述第三干法刻蚀步骤所采用的气体包括含氟气体。
可选地，所述含氟气体至少包括CF4、NF3、SF6中的一种。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案先去除NMOS晶体管区域的第二伪栅极、再利用干法刻蚀去除PMOS晶体管区域的第一伪栅极，所述干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，在过刻蚀去除第一伪栅极的同时，为了能够一并去除NMOS金属栅极晶体管的第二金属栅极侧壁上的杂质，防止PMOS金属栅极晶体管的第一金属栅极与NMOS金属栅极晶体管的第二金属栅极的边界位置存在杂质，在过刻蚀所采用的气体中加入了氦气（He），这样一来，在去除NMOS晶体管区域的第二伪栅极的步骤中，就无需采用氦气，避免了氦气所产生的 UV光子会在NMOS金属栅极晶体管的第二栅介质层内形成空穴，因而有利于提高NMOS金属栅极晶体管的TDDB性能。
附图说明
图1A、图2A、图3A、图4A及图5A是现有半导体器件形成方法中半导体器件在各个阶段沿第一截面的剖面结构示意图，所述第一截面与PMOS金属栅极晶体管及NMOS金属栅极晶体管的栅极长度方向垂直；
图1B、图2B及图3B是现有半导体器件形成方法中半导体器件在各个阶段沿第二截面的剖面结构示意图，图4B及图5B是现有半导体器件形成方法中半导体器件在各个阶段沿第三截面的剖面结构示意图，图1A与图1B对应、图2A与图2B对应、图3A与图3B对应、图4A与图4B对应、图5A与图5B对应，所述第二截面、第三截面均与PMOS金属栅极晶体管及NMOS金属栅极晶体管的栅极长度方向平行，所述第二截面与第三截面平行，且所述第二截面及第三截面均与第一截面垂直；
图6A、图7A、图8A、图9A、图10A及图11A是本发明的第一实施例中半导体器件在各个阶段沿第一截面的剖面结构示意图，所述第一截面与PMOS金属栅极晶体管及NMOS金属栅极晶体管的栅极长度方向垂直；
图6B、图7B、图8B及图9B是本发明的第一实施例中半导体器件在各个阶段沿第二截面的剖面结构示意图，图10B及图11B是本发明的第一实施例中半导体器件在各个阶段沿第三截面的剖面结构示意图，图6A与图6B对应、图7A与图7B对应、图8A与图8B对应、图9A与图9B对应、图10A与图10B对应、图11A与图11B对应，所述第二截面、第三截面均与PMOS金属栅极晶体管及NMOS金属栅极晶体管的栅极长度方向平行，所述第二截面与第三截面平行，且所述第二截面及第三截面均与第一截面垂直；
图12A、图13A及图14A是本发明的第五实施例中半导体器件在各个阶段沿第一截面的剖面结构示意图，所述第一截面与PMOS金属栅极晶体管及NMOS金属栅极晶体管的栅极长度方向垂直；
图12B及图13B是本发明的第五实施例中半导体器件在各个阶段沿第三截面的剖面结构示意图，图14B是本发明的第五实施例中半导体器件在各个 阶段沿第二截面的剖面结构示意图，图12A与图12B对应、图13A与图13B对应、图14A与图14B对应，所述第二截面、第三截面均与PMOS金属栅极晶体管及NMOS金属栅极晶体管的栅极长度方向平行，所述第二截面与第三截面平行，且所述第二截面及第三截面均与第一截面垂直。
具体实施方式
经研究发现，现有半导体器件的形成方法导致NMOS金属栅极晶体管的TDDB性能不佳的原因如下：
先去除PMOS晶体管区域的伪栅极、再利用干法刻蚀去除NMOS晶体管区域的伪栅极，所述干法刻蚀包括主刻蚀和主刻蚀之后的过刻蚀，在过刻蚀的同时，为了能够一并去除PMOS金属栅极晶体管的金属栅极侧壁上的杂质（包含金属氧化物、聚合物及伪栅极材料的氧化物），防止PMOS金属栅极晶体管的金属栅极与NMOS金属栅极晶体管的金属栅极的边界位置存在杂质，在过刻蚀所采用的气体中加入了氦气（He），使得PMOS金属栅极晶体管的金属栅极侧壁和NMOS金属栅极晶体管的金属栅极侧壁可以直接接触，提高了半导体器件的运行速度；
在过刻蚀步骤中，由氦气所产生的等离子体中会包含UV光子（ultravioletphoton），由于UV光子的能量大于NMOS金属栅极晶体管的栅介质层的带隙能量（band gapenergy），导致NMOS金属栅极晶体管的栅介质层内部会产生空穴，栅介质层内的空穴越多，栅介质层击穿的可能性越大，由于在过刻蚀步骤中，用于产生等离子体的射频电源一直是打开的，导致栅介质层暴露在大量的UV光子下，致使栅介质层内部产生大量的空穴，因而降低了NMOS金属栅极晶体管的TDDB性能。
为了解决上述问题，本发明提供了一种改进的半导体器件形成方法，该方法在过刻蚀去除NMOS晶体管区域的伪栅极步骤中，使用于产生等离子体的射频电源断续地打开，在射频电源关闭期间，由氦气所产生等离子体中所含的UV光子数量减少了，因此，在整个过刻蚀步骤中由氦气所产生的UV光子数量减少了，而UV光子数量越少，在NMOS金属栅极晶体管的栅介质层内形成的空穴数量越少，因而有利于提高NMOS金属栅极晶体管的TDDB性 能。
为了解决上述问题，本发明还提供了另一种改进的半导体器件形成方法，该方法先去除NMOS晶体管区域的伪栅极、再利用干法刻蚀去除PMOS晶体管区域的伪栅极，所述干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，在过刻蚀去除伪栅极的同时，为了能够一并去除NMOS金属栅极晶体管的金属栅极侧壁上的杂质，防止PMOS金属栅极晶体管的金属栅极与NMOS金属栅极晶体管的金属栅极的边界位置存在杂质，在过刻蚀所采用的气体中加入了氦气（He），这样一来，在去除NMOS晶体管区域的伪栅极的步骤中，就无需采用氦气，避免了氦气所产生的UV光子会在NMOS金属栅极晶体管的栅介质层内形成空穴，因而有利于提高NMOS金属栅极晶体管的TDDB性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
如图6A和图6B所示，提供衬底100，衬底100包括PMOS晶体管区域Ⅰ和NMOS晶体管区域Ⅱ。
衬底100可以为硅衬底、硅锗衬底、镓砷等常用的衬底。衬底100的PMOS晶体管区域Ⅰ用于形成PMOS金属栅极晶体管，衬底100的NMOS晶体管区域Ⅱ用于形成NMOS金属栅极晶体管。
然后，继续参照图6A和图6B所示，在衬底100的PMOS晶体管区域Ⅰ上形成第一伪栅极结构110、NMOS晶体管区域Ⅱ上形成第二伪栅极结构120，第一伪栅极结构110包括第一栅介质层111和位于第一栅介质层111上的第一伪栅极112，第二伪栅极结构120包括第二栅介质层121和位于第二栅介质层121上的第二伪栅极122，第一伪栅极结构110和第二伪栅极结构120为一体结构。
在本实施例中，第一伪栅极结构110还包括：位于第一栅介质层111与第一伪栅极112之间的含氮扩散阻挡层113，第二伪栅极结构120还包括：位于第二栅介质层121与第二伪栅极122之间的含氮扩散阻挡层123，含氮扩散阻挡层113和含氮扩散阻挡层123的材料为TiN。
第一栅介质层111和第二栅介质层121可以是高k介质层，或者是高k介质层与高k介质层下方的界面层的叠层结构。高k介质层的材料可以为氧化铪、硅氧化铪、氧化锆或硅氧化锆等常用的高k介电材料。界面层的材料可以为氧化硅或氮氧化硅。
含氮扩散阻挡层113和含氮扩散阻挡层123的形成方法为原子层沉积、物理气相沉积（PVD）、化学气相沉积（CVD）等常用的沉积工艺。含氮扩散阻挡层的作用之一是：减少或消除栅介质层材料与伪栅极材料之间的费米能级扎钉（Fermi Level Pinning）现象。含氮扩散阻挡层的作用之二是：用作扩散阻挡层，以保护含氮扩散阻挡层下方的栅介质层。
第一伪栅极112和第二伪栅极122的材料可以为多晶硅、氮化硅或无定形碳。
继续参照图6A和图6B所示，形成第一伪栅极结构110和第二伪栅极结构120之后，还包括：以第一伪栅极结构110为掩模进行离子注入，以在第一伪栅极结构110两侧的衬底100内形成轻掺杂源漏结构（未标识），以第二伪栅极结构120为掩模进行离子注入，以在第二伪栅极结构120两侧的衬底100内形成轻掺杂源漏结构（未标识）；然后，在第一伪栅极结构110的周围形成第一侧墙（未图示），与此同时，在第二伪栅极结构120的周围形成第二侧墙（未图示）；然后，以第一伪栅极结构110和第一侧墙为掩模进行离子注入，以在第一伪栅极结构110和第一侧墙两侧的衬底100内形成源极S1和漏极D1，以第二伪栅极结构120和第二侧墙为掩模进行离子注入，以在第二伪栅极结构120和第二侧墙两侧的衬底100内形成源极S2和漏极D2（如图10B所示）。
然后，继续参照图6A和图6B所示，在衬底100的PMOS晶体管区域Ⅰ和NMOS晶体管区域Ⅱ上形成层间介质层130，层间介质层130的上表面与第一伪栅极112及第二伪栅极122的上表面齐平。
层间介质层130的材料可以为氧化硅。在具体实施例中，层间介质层130的形成方法包括：形成覆盖在衬底100、第一伪栅极112及第二伪栅极122上方的层间介质层，然后对该层间介质层进行化学机械研磨，直至露出第一伪 栅极112及第二伪栅极122，使得研磨后的层间介质层即层间介质层130和第一伪栅极112及第二伪栅极122的上表面齐平。
层间介质层130可以是单层介质层或多层介质层的叠层结构。
然后，去除第一伪栅极，以形成第一伪栅沟槽。
在本实施例中，利用干法刻蚀的方法去除第一伪栅极。去除第一伪栅极的方法包括：如图7A和图7B所示，在层间介质层130、第一伪栅极112及第二伪栅极122上形成氧化硅层140、位于氧化硅层140上的金属硬掩模层150、和位于金属硬掩模层150上的光刻胶层160；对光刻胶层160进行图形化，以在光刻胶层160内形成开口（未标识），所述开口与第一伪栅极112的位置对应；以具有开口的光刻胶层160为掩模对金属硬掩模层150及氧化硅层140进行图形化，以露出第一伪栅极112；
如图8A和图8B所示，去除光刻胶层160（如图7A和图7B所示）之后，以图案化的金属硬掩模层150及图案化的氧化硅层140为掩模进行干法刻蚀，以去除第一伪栅极112（如图7A和图7B所示），并在第一伪栅极112所在位置形成第一伪栅沟槽114。
在本实施例中，金属硬掩模层150的材料为TiN。
设置在第一伪栅极112与金属硬掩模层150之间的氧化硅层140用作应力过渡层，防止衬底100会发生翘曲（warpage）。
在具体实施例中，氧化硅层140的厚度为10至200埃。
用来去除第一伪栅极的所述干法刻蚀的步骤包括主刻蚀和过刻蚀两个步骤。其中，主刻蚀步骤的作用是用来刻蚀掉大部分的第一伪栅极112，但不损伤第一伪栅极112下方的含氮扩散阻挡层113；过刻蚀步骤的作用是用来去除剩余的第一伪栅极112，并保证第一伪栅极112和含氮扩散阻挡层113之间的刻蚀选择比较高。
在具体实施例中，用来去除第一伪栅极的所述主刻蚀步骤和过刻蚀步骤所采用的刻蚀气体包括：HBr、CF4、NF3、SF6、Cl2中的一种或多种。所述刻蚀气体中还可包括O2，以提高第一伪栅极112与含氮扩散阻挡层113之间的 刻蚀选择比。
在具体实施例中，用来去除第一伪栅极的所述主刻蚀和过刻蚀步骤中，用于产生等离子体的射频电源一直是持续打开的。
在所述干法刻蚀步骤中，含氮扩散阻挡层113可用作刻蚀阻挡层。
然后，如图9A和图9B所示，在第一伪栅沟槽114（如图8A和图8B所示）内形成第一金属栅极M1。
在本实施例中，第一金属栅极M1的形成方法包括：如图8A和图8B所示，形成覆盖在金属硬掩模层150及含氮扩散阻挡层113上方、并填充在第一伪栅沟槽114内的第一金属层；进行化学机械研磨直至露出层间介质层130，剩余的填充在第一伪栅沟槽114内的第一金属层作为第一金属栅极M1。在化学机械研磨之后，层间介质层130上方的金属硬掩模层150及氧化硅层140也被去除。
所述第一金属层可以为一层金属或者由多层金属层叠合而成。
然后，如图10A和图10B所示，利用第一干法刻蚀去除第二伪栅极122（如图9A和图9B所示），以形成第二伪栅沟槽124，所述第一干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，所述过刻蚀步骤所采用的气体包括氦气，且在所述过刻蚀步骤中用于产生等离子体的射频电源断续地打开，即，在过刻蚀步骤中用于产生等离子体的射频电源并非一直打开。
第二伪栅极的去除方法可以参考上述第一伪栅极的去除方法，但是，两者又存在以下区别：
在去除第二伪栅极的过刻蚀步骤中，所采用的气体中加入了氦气（He），以在去除第二伪栅极的同时，可以一并去除PMOS金属栅极晶体管的金属栅极侧壁上的杂质P，使得PMOS金属栅极晶体管的第一金属栅极侧壁和NMOS金属栅极晶体管的第二金属栅极侧壁可以直接接触，提高了半导体器件的运行速度。
如前所述，由氦气所产生的等离子体中会包含UV（ultraviolet）光子，UV光子会穿过含氮扩散阻挡层123进入第二栅介质层121内，由于UV光子 的能量大于第二栅介质层121的带隙能量（band gap energy），导致第二栅介质层121内部会产生空穴，第二栅介质层121内的空穴越多，第二栅介质层121击穿的可能性越大。
在过刻蚀步骤中，射频电源是断续打开的，在射频电源关闭期间，由氦气所产生的UV光子数量减少了，因此，在整个过刻蚀步骤中由氦气所产生的UV光子数量减少了，而UV光子数量越少，在NMOS金属栅极晶体管的第二栅介质层121内形成的空穴数量越少，因而有利于提高NMOS金属栅极晶体管的TDDB性能。
在本实施例中，在去除第二伪栅极的过刻蚀步骤中，用于产生等离子体的射频电源周期性地打开和关闭。换句话讲，在本实施例的过刻蚀步骤中，用于产生等离子体的射频电源打开，持续时间为t1；然后，射频电源关闭，持续时间为t2；然后，射频电源打开，持续时间为t1；然后，射频电源关闭，持续时间为t2，……，如此周期性地打开和关闭射频电源，周期为t1与t2之和。
在具体实施例中，用来去除第二伪栅极的过刻蚀步骤中，所述气体还包括HBr和O2，所述第一干法刻蚀的过刻蚀步骤的工艺参数包括：HBr的流量为10至500sccm，O2的流量为2至100sccm，氦气的流量为10至1000sccm，压力为2至50mTorr，射频功率为100W至2000W，时间为5secs至600secs，所述射频电源打开的时间与射频电源打开和关闭的时间之和的比为10%至90%（即duty cycle为10%至90%）。
在第一干法刻蚀去除第二伪栅极的步骤中，可能会在NMOS晶体管区域的含氮扩散阻挡层的表面形成聚合物（未图示），而该聚合物会影响器件的成品率和可靠性，因此，在第一干法刻蚀完成之后常常需将该聚合物予以去除。
在本实施例中，所述第一干法刻蚀之后，继续参照图10A和图10B所示，对第二伪栅沟槽124底部进行第二干法刻蚀，以去除第一干法刻蚀步骤在含氮扩散阻挡层123表面上所形成的聚合物。
在本实施例中，所述第二干法刻蚀步骤所采用的气体包括含氟气体，所述含氟气体至少包括CF4、NF3、SF6中的一种。在第二干法刻蚀步骤中，含 氮扩散阻挡层123会暴露在大量的等离子体环境中，且含氮扩散阻挡层123表面上的聚合物会与等离子体发生化学反应，因此，在等离子体的物理轰击及化学反应的共同作用下，含氮扩散阻挡层123表面的剩余聚合物会被去除。
在去除第二伪栅极以露出含氮扩散阻挡层123之后，由于多种因素的影响，含氮扩散阻挡层123表面会含有很多悬挂键（dangling bond），影响了含氮扩散阻挡层123的表面态，造成含氮扩散阻挡层123的质量下降，而含氮扩散阻挡层123质量的下降会导致在第二栅介质层121内形成陷阱（trap），进而降低了NMOS金属栅极晶体管的TDDB性能。
为了解决上述问题，在本实施例中，所述第二干法刻蚀之后，继续参照图10A和图10B所示，使含氮扩散阻挡层123暴露于含N等离子体环境中，以对含氮扩散阻挡层123进行等离子体处理。
在该等离子体处理步骤中，含氮扩散阻挡层123会暴露在大量的等离子体环境中，使得等离子体中的N与含氮扩散阻挡层123表面的悬挂键结合，减少了含氮扩散阻挡层123中的悬挂键数量，改良了含氮扩散阻挡层123的表面态，因而可以对含氮扩散阻挡层123进行修复，提高了含氮扩散阻挡层123的质量，而含氮扩散阻挡层123质量的改善能够防止在第二栅介质层121内形成陷阱，进而可以进一步提高NMOS金属栅极晶体管的TDDB性能。
在本实施例中，所述等离子体处理步骤是在等离子体蚀刻机台中进行，所述等离子体处理的工艺参数包括：N2的流量为50至500sccm（包括端点），压强为5至100mTorr（包括端点），电源功率为50至500W（包括端点），时间为5至600s（包括端点），反应温度为室温。
所述等离子体处理步骤中含N2的气体还可以包含He或Ar等惰性气体。
在本实施例中，所述第一干法刻蚀、第二干法刻蚀及等离子体处理步骤可以在同一等离子体蚀刻机台内进行。
然后，如图11A和图11B所示，在第二伪栅沟槽124（如图10A和图10B所示）内形成第二金属栅极M2，第一金属栅极M1的侧壁与第二金属栅极M2的侧壁接触，使得第一金属栅极M1和第二金属栅极M2在栅极宽度方向连接在一起，呈一体结构。
第二金属栅极M2的形成方法可以参考上述第一金属栅极M1的形成方法，在此不再赘述。只不过根据PMOS金属栅极晶体管和NMOS金属栅极晶体管要求的不同，第一金属栅极M1和第二金属栅极M2的材料存在区别。
第二实施例
第二实施例与第一实施例之间的区别在于：在第二实施例中，在去除第一伪栅极的步骤中，氧化硅层与光刻胶层之间没有金属硬掩模层。
换言之，在第二实施例中，去除第一伪栅极的方法包括：在层间介质层、第一伪栅极及第二伪栅极上形成氧化硅层、和位于氧化硅层上的光刻胶层；对光刻胶层及氧化硅层进行图形化，以在光刻胶层及氧化硅层内形成开口，所述开口与第一伪栅极的位置对应，且开口的底部露出第一伪栅极；以图案化的光刻胶层及图案化的氧化硅层为掩模进行干法刻蚀，以去除第一伪栅极，并在第一伪栅极所在位置形成第一伪栅沟槽；去除第一伪栅极之后，去除光刻胶层。
在第二实施例中，在第一伪栅极与光刻胶层之间设置氧化硅层的作用是：若光刻胶层与层间介质层直接接触的话，在干法刻蚀之后去除光刻胶时，层间介质层上方还会有光刻胶层残留。
第三实施例
第三实施例与第一实施例之间的区别在于：在第三实施例中，所述等离子体处理步骤是在灰化机台中进行，所述等离子体处理的工艺参数包括：N2的流量为500至10000sccm（包括端点），压强为100至2000mTorr（包括端点），电源功率为500至5000W（包括端点），时间为10至600s（包括端点），温度为100至400℃（包括端点）。
第四实施例
第四实施例与第一实施例之间的区别在于：在第四实施例中，所述第二干法刻蚀步骤与等离子体处理步骤在同一机台内同步进行，换言之，在通入含氟气体的同时，还通入N2。
通入的含氟气体所起作用是：NMOS晶体管区域的含氮扩散阻挡层表面 上的聚合物，会与含氟气体所产生的等离子体发生化学反应，在含氟气体所产生的等离子体的物理轰击及化学反应的共同作用下，含氮扩散阻挡层表面的剩余聚合物会被去除。
通入的含N2气体所起作用是：等离子体中的N与NMOS晶体管区域的含氮扩散阻挡层表面的悬挂键结合，减少了含氮扩散阻挡层中的悬挂键数量，改良了含氮扩散阻挡层的表面态，因而可以对含氮扩散阻挡层进行修复，提高了含氮扩散阻挡层的质量，进而可以进一步提高NMOS金属栅极晶体管的TDDB性能。
在第四实施例中，所述第二干法刻蚀步骤与等离子体处理步骤同步进行的工艺参数包括：含氟气体为CF4，CF4的流量为10至200sccm，N2的流量为100至1000sccm，压力为2至50mTorr，射频功率为100W至2000W，时间为5secs至600secs。
在第一至第四实施例中，在所述第一干法刻蚀步骤中，用于产生等离子体的射频电源也可以不是周期性地打开和关闭，只要保证用于产生等离子体的射频电源是断续地打开即可。
第五实施例
第五实施例与第一实施例之间的区别之一在于：在第五实施例中，先去除NMOS晶体管区域的第二伪栅极、再利用第一干法刻蚀去除PMOS晶体管区域的第一伪栅极，所述第一干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，所述过刻蚀步骤所采用的气体包括氦气。
下面对第五实施例的技术方案作简要介绍。
首先，提供衬底，所述衬底包括PMOS晶体管区域和NMOS晶体管区域。本步骤的更具体内容参考第一实施例，在此不再赘述。
然后，在所述衬底的PMOS晶体管区域上形成第一伪栅极结构、NMOS晶体管区域上形成第二伪栅极结构。本步骤的更具体内容参考第一实施例，在此不再赘述。
然后，在所述衬底的PMOS晶体管区域和NMOS晶体管区域上形成层间 介质层。本步骤的更具体内容参考第一实施例，在此不再赘述。
然后，如图12A和图12B所示，利用第二干法刻蚀去除第二伪栅极122（如图6A和图6B所示），以形成第二伪栅沟槽124。
所述第二干法刻蚀包括主刻蚀和主刻蚀之后的过刻蚀。在具体实施例中，所述第二干法刻蚀的主刻蚀步骤和过刻蚀步骤所采用的刻蚀气体包括：HBr、CF4、NF3、SF6、Cl2中的一种或多种，所述刻蚀气体中还可包括O2。
在具体实施例中，在去除第二伪栅极的过刻蚀步骤中，用于产生等离子体的射频电源可以是一直打开的。
然后，继续参照图12A和图12B所示，对第二伪栅沟槽124底部进行第三干法刻蚀，以去除所述干法刻蚀步骤在含氮扩散阻挡层123表面上所形成的聚合物。本步骤可以参考第一实施例中的第二干法刻蚀步骤，在此不再赘述。
然后，继续参照图12A和图12B所示，使含氮扩散阻挡层123暴露于含N等离子体环境中，以对含氮扩散阻挡层123进行等离子体处理。本步骤可以参考第一实施例中的等离子体处理步骤，在此不再赘述。
然后，如图13A和图13B所示，在第二伪栅沟槽124（如图12A和图12B所示）内形成第二金属栅极M2。
然后，如图14A和图14B所示，利用第一干法刻蚀去除第一伪栅极112（如图13A和图13B所示），以形成第一伪栅沟槽114。
所述第一干法刻蚀包括主刻蚀和主刻蚀之后的过刻蚀。在具体实施例中，所述第一干法刻蚀的主刻蚀步骤和过刻蚀步骤所采用的刻蚀气体包括：HBr、CF4、NF3、SF6、Cl2中的一种或多种，所述刻蚀气体中还可包括O2。
在第一干法刻蚀的过刻蚀步骤中，所采用的刻蚀气体中加入了氦气，在去除第一伪栅极的同时，可以一并去除NMOS金属栅极晶体管的第一金属栅极侧壁上的杂质，防止PMOS金属栅极晶体管的第一金属栅极与NMOS金属栅极晶体管的第二金属栅极的边界位置存在杂质，使得PMOS金属栅极晶体管的第一金属栅极侧壁和NMOS金属栅极晶体管的第二金属栅极侧壁可以直 接接触，提高了半导体器件的运行速度。
由于在去除PMOS晶体管区域的第一伪栅极步骤中，利用了氦气来去除PMOS金属栅极晶体管的第一金属栅极与NMOS金属栅极晶体管的第二金属栅极的边界位置的杂质，因此，在去除NMOS晶体管区域的第二伪栅极步骤中就无需采用氦气，避免了氦气所产生的UV光子会在NMOS金属栅极晶体管的第二栅介质层内形成空穴，因而有利于提高NMOS金属栅极晶体管的TDDB性能。
在去除第一伪栅极的主刻蚀和过刻蚀步骤中，用于产生等离子体的射频电源可以是一直打开，也可以是断续地打开。
然后，如图11A和图11B所示，在第一伪栅沟槽114（如图14A和图14B所示）内形成第一金属栅极M1，第一金属栅极M1的侧壁与第二金属栅极M2的侧壁接触，所述第一金属栅极M1的侧壁、第二金属栅极M2的侧壁均与第一金属栅极M1及第二金属栅极M2的栅极长度方向平行。
在第五实施例中，所述第三干法刻蚀步骤与等离子体处理步骤也可以在同一机台内同步进行，换言之，在通入含氟气体的同时，还通入N2。具体地可以参考第四实施例，在此不再赘述。
在本发明中，含氮扩散阻挡层并不局限于TiN。在其他实施例中，含氮扩散阻挡层也可以由其他含N并适于用作阻挡层的材料制成。
在本发明中，也可以将N2以外的含氮气体等离子体化，来产生所述等离子体处理步骤中的含N等离子体。
本发明中，各实施例采用递进式写法，重点描述与前述实施例的不同之处，各实施例中的相同部分可以参照前述实施例。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体器件的形成方法，所述半导体器件包括PMOS金属栅极晶体管和NMOS金属栅极晶体管，其特征在于，所述形成方法包括：
提供衬底，所述衬底包括PMOS晶体管区域和NMOS晶体管区域；
在所述衬底的PMOS晶体管区域上形成第一伪栅极结构、NMOS晶体管区域上形成第二伪栅极结构，所述第一伪栅极结构包括第一栅介质层和位于第一栅介质层上的第一伪栅极，所述第二伪栅极结构包括第二栅介质层和位于第二栅介质层上的第二伪栅极，所述第一伪栅极结构和第二伪栅极结构为一体结构；
在所述衬底的PMOS晶体管区域和NMOS晶体管区域上形成层间介质层，所述层间介质层的上表面与第一伪栅极及第二伪栅极的上表面齐平；
去除所述第一伪栅极，以形成第一伪栅沟槽；
在所述第一伪栅沟槽内形成第一金属栅极；
形成所述第一金属栅极之后，利用第一干法刻蚀去除所述第二伪栅极，以形成第二伪栅沟槽，所述第一干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，所述过刻蚀步骤所采用的气体包括氦气，且在所述过刻蚀步骤中用于产生等离子体的射频电源断续地打开；
在所述第二伪栅沟槽内形成第二金属栅极，所述第一金属栅极的侧壁与第二金属栅极的侧壁接触。
2.根据权利要求1所述的形成方法，其特征在于，所述用于产生等离子体的射频电源周期性地打开和关闭。
3.根据权利要求2所述的形成方法，其特征在于，所述气体还包括HBr和O2，所述过刻蚀步骤的工艺参数包括：HBr的流量为10至500sccm，O2的流量为2至100sccm，氦气的流量为10至1000sccm，压力为2至50mTorr，射频功率为100W至2000W，时间为5secs至600secs，所述射频电源打开的时间与射频电源打开和关闭的时间之和的比为10%至90%。
4.根据权利要求1所述的形成方法，其特征在于，所述第二伪栅极结构还包括：位于所述第二栅介质层与第二伪栅极之间的含氮扩散阻挡层；
所述第二伪栅沟槽的底部露出含氮扩散阻挡层。
5.根据权利要求4所述的形成方法，其特征在于，所述第一干法刻蚀之后、形成第二金属栅极之前，还包括：使所述含氮扩散阻挡层暴露于含N等离子体环境中，以对所述含氮扩散阻挡层进行等离子体处理。
6.根据权利要求5所述的形成方法，其特征在于，所述第一干法刻蚀之后、形成第二金属栅极之前，还包括：对所述第二伪栅沟槽底部进行第二干法刻蚀，以去除所述第一干法刻蚀步骤在含氮扩散阻挡层表面上所形成的聚合物；
所述第二干法刻蚀步骤在等离子体处理步骤之前进行，或者，所述第二干法刻蚀与等离子体处理步骤在同一机台内同步进行。
7.根据权利要求5或6所述的形成方法，其特征在于，将含N2的气体等离子体化产生所述含N等离子体。
8.根据权利要求6所述的形成方法，其特征在于，所述第二干法刻蚀步骤所采用的气体包括含氟气体。
9.根据权利要求8所述的形成方法，其特征在于，所述含氟气体至少包括CF4、NF3、SF6中的一种。
10.一种半导体器件的形成方法，所述半导体器件包括PMOS金属栅极晶体管和NMOS金属栅极晶体管，其特征在于，所述形成方法包括：
提供衬底，所述衬底包括PMOS晶体管区域和NMOS晶体管区域；
在所述衬底的PMOS晶体管区域上形成第一伪栅极结构、NMOS晶体管区域上形成第二伪栅极结构，所述第一伪栅极结构包括第一栅介质层和位于第一栅介质层上的第一伪栅极，所述第二伪栅极结构包括第二栅介质层和位于第二栅介质层上的第二伪栅极，所述第一伪栅极结构和第二伪栅极结构为一体结构；
在所述衬底的PMOS晶体管区域和NMOS晶体管区域上形成层间介质层，所述层间介质层的上表面与第一伪栅极及第二伪栅极的上表面齐平；
去除所述第二伪栅极，以形成第二伪栅沟槽；
在所述第二伪栅沟槽内形成第二金属栅极；
形成所述第二金属栅极之后，利用第一干法刻蚀去除所述第一伪栅极，以形成第一伪栅沟槽，所述第一干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，所述过刻蚀步骤所采用的气体包括氦气；
在所述第一伪栅沟槽内形成第一金属栅极，所述第一金属栅极的侧壁与第二金属栅极的侧壁接触。
11.根据权利要求10所述的形成方法，其特征在于，所述第二伪栅极结构还包括：位于所述第二栅介质层与第二伪栅极之间的含氮扩散阻挡层；
所述第二伪栅沟槽的底部露出含氮扩散阻挡层。
12.根据权利要求11所述的形成方法，其特征在于，去除所述第二伪栅极之后、形成第二金属栅极之前，还包括：使所述含氮扩散阻挡层暴露于含N等离子体环境中，以对所述含氮扩散阻挡层进行等离子体处理。
13.根据权利要求12所述的形成方法，其特征在于，利用第二干法刻蚀去除所述第二伪栅极。
14.根据权利要求13所述的形成方法，其特征在于，去除所述第二伪栅极之后、形成第二金属栅极之前，还包括：对所述第二伪栅沟槽底部进行第三干法刻蚀，以去除所述第二干法刻蚀步骤在含氮扩散阻挡层表面上所形成的聚合物；
所述第三干法刻蚀步骤在等离子体处理步骤之前进行，或者，所述第三干法刻蚀与等离子体处理步骤在同一机台内同步进行。
15.根据权利要求12或14所述的形成方法，其特征在于，将含N2的气体等离子体化产生所述含N等离子体。
16.根据权利要求14所述的形成方法，其特征在于，所述第三干法刻蚀步骤所采用的气体包括含氟气体。
17.根据权利要求16所述的形成方法，其特征在于，所述含氟气体至少包括CF4、NF3、SF6中的一种。
CN201310342567.2A 2013-08-07 2013-08-07 半导体器件的形成方法 Active CN104347511B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310342567.2A CN104347511B (zh) 2013-08-07 2013-08-07 半导体器件的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310342567.2A CN104347511B (zh) 2013-08-07 2013-08-07 半导体器件的形成方法

Publications (2)

Publication Number Publication Date
CN104347511A CN104347511A (zh) 2015-02-11
CN104347511B true CN104347511B (zh) 2017-07-14

Family

ID=52502834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310342567.2A Active CN104347511B (zh) 2013-08-07 2013-08-07 半导体器件的形成方法

Country Status (1)

Country Link
CN (1) CN104347511B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109872949B (zh) * 2017-12-05 2021-06-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200518335A (en) * 2003-10-29 2005-06-01 Freescale Semiconductor Inc Method of forming an NMOS transistor and structure thereof
CN101027771A (zh) * 2003-03-27 2007-08-29 飞思卡尔半导体公司 制备双金属栅器件的方法
CN102891111A (zh) * 2011-07-22 2013-01-23 中芯国际集成电路制造(上海)有限公司 双金属栅极晶体管的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008210874A (ja) * 2007-02-23 2008-09-11 Toshiba Corp 半導体装置の製造方法
JP4602440B2 (ja) * 2008-06-12 2010-12-22 パナソニック株式会社 半導体装置及びその製造方法
US8343865B2 (en) * 2010-01-21 2013-01-01 Renesas Electronics Corporation Semiconductor device having dual work function metal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101027771A (zh) * 2003-03-27 2007-08-29 飞思卡尔半导体公司 制备双金属栅器件的方法
TW200518335A (en) * 2003-10-29 2005-06-01 Freescale Semiconductor Inc Method of forming an NMOS transistor and structure thereof
CN102891111A (zh) * 2011-07-22 2013-01-23 中芯国际集成电路制造(上海)有限公司 双金属栅极晶体管的制造方法

Also Published As

Publication number Publication date
CN104347511A (zh) 2015-02-11

Similar Documents

Publication Publication Date Title
US7759239B1 (en) Method of reducing a critical dimension of a semiconductor device
CN103515321B (zh) 半导体器件的侧墙形成方法
TW201721744A (zh) 半導體裝置與其製造方法
CN1961429A (zh) 用于金属栅极集成的栅极堆叠及栅极堆叠蚀刻顺序
US20190115222A1 (en) Method for forming semiconductor device structure
CN104183477B (zh) 一种制作半导体器件的方法
TWI529857B (zh) 減少在半導體裝置之接點層中圖案化兩個不同之應力引發層過程之構形相關的不平整之方法
CN103730418A (zh) 一种制作半导体器件的方法
TW201729292A (zh) 半導體元件及其製造方法
CN104347511B (zh) 半导体器件的形成方法
CN107591366A (zh) 半导体结构及其形成方法
CN104733388B (zh) 高介电常数绝缘层金属栅半导体器件制造方法
CN104465333B (zh) 光刻胶图形的形成方法、晶体管栅极的形成方法
SG193698A1 (en) Passivating point defects in high-k gate dielectric layers during gate stack formation
CN109962018A (zh) 半导体结构及其制造方法
CN102468149B (zh) 金属栅电极的制作方法
CN104347377B (zh) Nmos金属栅极晶体管的形成方法
CN104078361B (zh) Mos晶体管的制造方法
CN114420629A (zh) 半导体结构及其制作方法
CN104701242B (zh) 接触孔的刻蚀方法
CN103811403B (zh) 浅沟槽隔离结构的形成方法
CN110690218B (zh) 半导体器件及其形成方法
CN105304488B (zh) 一种鳍式场效应晶体管的形成方法
CN110504302A (zh) 一种高k金属栅极结构及其制作方法
CN104617046B (zh) Cmos晶体管的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant