CN104617046B - Cmos晶体管的形成方法 - Google Patents

Cmos晶体管的形成方法 Download PDF

Info

Publication number
CN104617046B
CN104617046B CN201310541695.XA CN201310541695A CN104617046B CN 104617046 B CN104617046 B CN 104617046B CN 201310541695 A CN201310541695 A CN 201310541695A CN 104617046 B CN104617046 B CN 104617046B
Authority
CN
China
Prior art keywords
groove
layer
metal
metal layer
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310541695.XA
Other languages
English (en)
Other versions
CN104617046A (zh
Inventor
三重野文健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310541695.XA priority Critical patent/CN104617046B/zh
Publication of CN104617046A publication Critical patent/CN104617046A/zh
Application granted granted Critical
Publication of CN104617046B publication Critical patent/CN104617046B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种CMOS晶体管的形成方法，包括：提供半导体衬底，包括NMOS区域和PMOS区域，半导体衬底表面具有介质层，NMOS区域表面的第一凹槽，PMOS区域表面的第二凹槽；形成栅介质层及其表面的第一金属层；形成第二金属层，位于第二金属层表面的第三金属层；在第二凹槽内填充覆盖层；以覆盖层为掩膜，去除NMOS区域上的第三金属层、第二金属层以及第一凹槽侧壁表面的部分栅介质层和部分第一金属层，去除PMOS区域上的部分第三金属层和部分第二金属层以及所述第二凹槽部分第一金属层，暴露出第一凹槽的侧壁表面以及部分第二凹槽的侧壁表面；去除覆盖层；形成第一栅极和第二栅极。上述方法可以提高形成的CMOS晶体管的性能。

Description

CMOS晶体管的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种CMOS晶体管的形成方法。
背景技术
随着半导体器件集成度的不断提高，技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，“后栅（gate last)”工艺为形成高K金属栅极晶体管的一个主要工艺。
现有采用后栅极工艺形成高K金属栅极晶体管的方法，包括：提供半导体衬底，所述半导体衬底上形成有伪栅结构和位于所述半导体衬底上并覆盖所述伪栅结构的层间介质层，所述伪栅结构包括位于所述半导体衬底表面的伪栅介质层和所述伪栅介质层表面的伪栅极，所述层间介质层的表面与伪栅结构表面齐平；去除所述伪栅结构后形成凹槽；在所述凹槽内依次形成高K栅介质层和金属层，所述金属层填充满沟槽，作为晶体管的金属栅极。
为了满足高性能器件的需要，金属栅还应该具有栅极功函数调节能力。在金属栅电极和栅介质层之间会形成单层或者多层的功函数层，用来调节NMOS晶体管或者PMOS晶体管的阈值电压。
随着半导体器件集成度的不断提高，所述伪栅结构的尺寸也逐渐减小，去除所述伪栅结构之后形成的凹槽的深宽比较高，导致在所述凹槽内形成功函数层及金属栅极的难度提高，导致形成的金属栅的质量较差，从而影响形成的CMOS晶体管的性能。
发明内容
本发明解决的问题是提供一种CMOS晶体管的形成方法，提高形成的CMOS晶体管的性能。
为解决上述问题，本发明提供一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，位于所述半导体衬底表面介质层，位于所述NMOS区域表面的介质层内的第一凹槽，位于所述PMOS区域表面的介质层内的第二凹槽；在所述第一凹槽、第二凹槽内壁表面以及介质层表面形成栅介质层和位于所述栅介质层表面的第一金属层；在所述第一凹槽和第二凹槽底部的第一金属层表面以及介质层表面的第一金属层表面形成第二金属层，以及位于所述第二金属层表面的第三金属层；在所述第二凹槽内填充覆盖层，所述覆盖层的表面低于所述介质层的表面；以所述覆盖层为掩膜，去除位于NMOS区域上的第三金属层、第二金属层以及位于所述第一凹槽侧壁表面的部分栅介质层和所述部分栅介质层表面的部分第一金属层，去除位于PMOS区域上的介质层上的第三金属层、第二金属层以及所述覆盖层上方的第二凹槽侧壁表面的栅介质层和第一金属层，暴露出第一凹槽的侧壁表面以及未被覆盖层填充的部分第二凹槽的侧壁表面；去除所述覆盖层；形成填充满所述第一凹槽的第一栅极和填充满所述第二凹槽的第二栅极。
可选的，采用原子层沉积工艺或化学气相沉积工艺形成所述第一金属层。
可选的，所述第一金属层的材料为TiN或TaN。
可选的，采用射频物理气相沉积工艺形成所述第二金属层和第三金属层。
可选的，所述第二金属层的材料为Ta或Ti。
可选的，所述第三金属层的材料为TiN。
可选的，所述第三金属层的材料与第一金属层的材料相同。
可选的，所述覆盖层的材料为光刻胶或有机抗反射材料。
可选的，所述覆盖层的厚度为第二凹槽深度的1/2～3/4。
可选的，以所述覆盖层为掩膜，去除位于NMOS区域上的第三金属层、第二金属层以及位于所述第一凹槽侧壁表面的部分栅介质层和所述部分栅介质层表面的部分第一金属层，去除位于PMOS区域上的介质层表面的部分第三金属层和部分第二金属层以及所述第二凹槽的位于覆盖上方的侧壁表面的部分栅介质层和所述部分栅介质层表面的部分第一金属层的方法包括：
采用第一刻蚀工艺，同时去除位于所述NMOS区域上的第三金属层、位于所述第一凹槽侧壁表面的第一金属层以及位于所述PMOS区域上的未被覆盖层覆盖的部分第三金属层及第二凹槽内壁表面的部分第一金属层，暴露出NMOS区域上的第二金属层、第一凹槽侧壁表面的栅介质层、PMOS区域上的位于介质层表面的第二金属层、未被覆盖层覆盖的第二凹槽侧壁表面的栅介质层；
采用第二刻蚀工艺，同时去除所述NMOS区域和PMOS区域上暴露的部分第二金属层；
采用第三刻蚀工艺，同时去除第一凹槽侧壁表面的栅介质层和部分第二凹槽侧壁表面的栅介质层，暴露出第一凹槽的侧壁表面以及未被覆盖层填充的部分第二凹槽的侧壁表面。
可选的，所述第一刻蚀工艺为化学气相刻蚀工艺或湿法刻蚀工艺。
可选的，所述湿法刻蚀工艺采用的刻蚀溶液为NH4OH、H2O2与H2O的混合溶液。
可选的，所述第二刻蚀工艺为化学气相刻蚀工艺或湿法刻蚀工艺。
可选的，所述湿法刻蚀工艺采用的刻蚀溶液为NH4OH、H2O2与H2O的混合溶液。
可选的，所述第三刻蚀工艺为化学气相刻蚀工艺或湿法刻蚀工艺。
可选的，所述湿法刻蚀工艺采用的刻蚀溶液为HF溶液。
可选的，形成填充满所述第一凹槽的第一栅极和填充满所述第二凹槽的第二栅极的方法包括：在所述NMOS区域和PMOS区域上依次沉积第四金属层、位于第四金属层表面的第五金属层、位于所述第五金属层表面的第六金属层，所述第六金属层填充满所述第一凹槽和第二凹槽；以所述介质层为停止层，进行平坦化处理，在NMOS区域和PMOS区域上分别形成第一栅极和第二栅极，使所述第一栅极和第二栅极的表面与介质层表面齐平。
可选的，所述第四金属层的材料为TiAl，第五金属层的材料为TiN，第六金属层的材料为Al或W。
可选的，所述栅介质层的材料为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3或ZrO2中的一种或几种。
可选的，采用湿法刻蚀工艺或灰化工艺去除所述覆盖层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案，在半导体衬底上的第一凹槽和第二凹槽内壁表面依次形成栅介质层、位于栅介质层表面的第一金属层；在所述第一凹槽和第二凹槽底部的第一金属层表面以及介质层表面的第一金属层表面形成第二金属层，以及位于所述第二金属层表面的第三金属层；然后在第二凹槽内填充覆盖层，所述覆盖层表面低于介质层表面，可以保护位于所述覆盖层侧面和底部下方的材料；以所述覆盖层为掩膜，去除位于NMOS区域上的第三金属层、第二金属层以及第一凹槽侧壁表面的部分栅介质层和部分第一金属层，去除位于PMOS区域上的第二凹槽的位于覆盖上方的侧壁表面的部分栅介质层和所述部分栅介质层表面的部分第一金属层。去除所述第一凹槽和第二凹槽侧壁表面的部分栅介质层和第一金属层之后，可以增加第一凹槽和第二凹槽内未被填充部分的开口宽度，降低了后续在所述第一凹槽和第二凹槽内填充金属材料形成第一栅极和第二栅极的难度，从而可以提高形成的第一栅极和第二栅极的质量，提高CMOS晶体管的性能。并且，由于所述覆盖层的保护作用，仅能去除部分未被覆盖层填充的第二凹槽侧壁表面的部分栅介质层和第一金属层，保留了所述覆盖层下方的第三金属层和第二金属层，而第一凹槽内由于没有覆盖层的保护使得第一凹槽内的第二金属层和第三金属层被去除，使得NMOS区域和PMOS区域上具有不同的功函数层，从而使的形成NMOS晶体管和PMOS晶体管具有不同的功函数，满足实际CMOS晶体管工作的需求。
进一步的，采用射频物理气相沉积工艺形成所述第二金属层和第三金属层。由于所述射频物理气相沉积工艺具有较高的方向性，形成的第二金属层只会覆盖在位于介质层上的第一金属层表面以及位于第一凹槽和第二凹槽底部的第一金属层表面，而在第一凹槽和第二凹槽侧壁上则不会形成所述第二金属层，可以减少后续第一凹槽和第二凹槽侧壁上下需要去除的材料，从而减少工艺步骤和时间，降低工艺成本。
进一步的，所述第三金属层的材料和第一金属层的材料相同，可以同时对所述第三金属层和第一金属层进行刻蚀，节约工艺步骤和工艺成本。
附图说明
图1至图12是本发明的实施例中CMOS晶体管的形成过程的结构示意图。
具体实施方式
如背景技术中所述，随着半导体器件集成度的提高，采用后栅工艺形成金属栅极的难度增加，并且，金属栅极需要采用多层金属材料以调节形成的晶体管的功函数，进一步增加了形成金属栅极的难度，导致现有技术形成的金属栅极的质量较差，影响CMOS晶体管的性能。
本发明的实施例中的CMOS晶体管的形成方法，在形成具有不同功函数的NMOS晶体管与PMOS晶体管的同时，提高了形成的金属栅极的质量，从而提高CMOS晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100，所述半导体衬底包括NMOS区域和PMOS区域，所述NMOS区域上还形成有第一伪栅结构201，PMOS区域上形成有第二伪栅结构202，所述半导体衬底100表面具有介质层300，所述介质层300的表面与第一伪栅结构201和第二伪栅结构202的表面齐平。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
所述半导体衬底100包括：NMOS区域和PMOS区域，所述NMOS区域用于在其内形成NMOS晶体管，所述PMOS区域用于在其内形成PMOS晶体管，所述NMOS晶体管和PMOS晶体管可以为平面MOS晶体管也可以是鳍式场效应晶体管（Fin FET）。
所述NMOS区域和PMOS区域之间还具有隔离结构101，在本实施例中，所述隔离结构101为浅沟槽隔离结构（STI），以隔离所述半导体衬底100内的有源区域，所述浅沟槽隔离结构的材料为氧化硅。
所述PMOS区域和NMOS区域表面分别具有第一伪栅结构201和第二伪栅结构202，位于所述第一伪栅结构201和第二伪栅结构202两侧的半导体衬底100内具有源区和漏区（未示出），半导体衬底100表面还具有介质层300，所述介质层300的表面与所述第一伪栅结构201和第二伪栅结构202的表面齐平。所述NMOS区域和PMOS区域之间通过隔离结构101隔离。
本实施例中，所述第一伪栅结构201和第二伪栅结构202包括位于半导体衬底100表面的伪栅介质层和位于所述伪栅介质层表面的多晶硅伪栅。
在本发明的其他实施例中，所述第一伪栅结构201和第二伪栅结构202可以仅包括多晶硅伪栅。
在本发明的其他实施例中，所述第一伪栅结构201和第二伪栅结构202的侧壁表面还形成有侧墙。
请参考图2，去除所述第一伪栅结构201（请参考图1）和第二伪栅结构202（请参考图1），形成第一凹槽301和第二凹槽302。
去除所述第一伪栅结构201和第二伪栅结构202之后，暴露出半导体衬底100的部分表面，在PMOS区域上方形成第一凹槽301，在NMOS区域上方形成第二凹槽302，去除所述第一伪栅结构201和第二伪栅结构202的方法为湿法刻蚀工艺。
后续在所述第一凹槽301和第二凹槽302内分别形成第一栅极和第二栅极。
请参考图3，在所述第一凹槽301和第二凹槽302内壁以及介质层300表面形成栅介质层400。
所述栅介质层400的材料为高K介质材料，包括：HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3、ZrO2中的一种或几种，形成所述栅介质层400的工艺为原子层沉积工艺。
请参考图4，在上述栅介质层400表面形成第一金属层401。
可以采用化学气相沉积工艺或原子层沉积工艺形成所述第一金属层401，本实施例中，所述第一金属层401的材料为TiN，采用原子层沉积工艺形成所述第一金属层401。具体的，所述原子层沉积工艺采用的反应温度为200℃～400℃，采用反应气体包括：含Ti的第一前驱气体，所述含Ti的第一前驱气体包括Ti[N(C2H5CH3)]4、Ti[N(CH3)2]4或Ti[N(C2H5)2]4中的一种或几种；第二前驱气体，所述第二前驱气体包括NH3、CO或H2O中的一种或几种。
所述第一金属层401可以防止后续形成的金属层中的金属扩散到栅介质层400和介质层300内、导致互连层间和器件间发生短路，避免栅介质层400内缺陷增多，影响形成的晶体管的性能。在本发明的其他实施例中，所述第一金属层401的材料还可以是TaN。
请参考图5，在位于所述第一凹槽301和第二凹槽302底部的第一金属层401表面以及介质层300表面的第一金属层401表面形成第二金属层402，以及位于所述第二金属层402表面的第三金属层403。
本实施例中，采用射频物理气相沉积工艺形成所述第二金属层402和位于所述第二金属层402表面的第三金属层403。由于所述射频物理气相沉积工艺具有较高的方向性，所以，形成的第二金属层402只会覆盖在位于介质层300上的第一金属层401表面以及位于第一凹槽301和第二凹槽302底部的第一金属层402表面，而在第一凹槽301和第二凹槽302侧壁上则不会形成所述第二金属层。可以减少后续第一凹槽和第二凹槽侧壁上需要去除的材料，从而减少工艺步骤和时间，降低工艺成本。
所述第二金属层402的材料可以是Ta或Ti，第三金属层403的材料为TiN。所述第三金属层403的材料可以与所述第一金属层的材料相同，以便在后续对所述第三金属层403进行刻蚀过程中，可以同时刻蚀去除第一金属层401。
本实施例中，所述第二金属层402的材料为Ta，采用射频物理气相沉积工艺形成，所述射频物理气相沉积（RFPVD）采用Ta靶，在反应腔内通入Ar，其中Ar的流速为100sccm～1000sccm，射频功率为30W～500W，工作压强为3E-4Pa～4E-4Pa，温度为20℃～300℃，采用所述射频物理气相沉积工艺形成的第二金属层402仅覆盖位于介质层300表面的部分第一金属层401以及位于第一凹槽301和第二凹槽302底部表面的部分第一金属层401。
本实施例中，所述第三金属层403的材料为TiN，同样采用射频物理气相沉积工艺形成。具体的，所述射频物理气相沉积工艺（RFPVD）采用Ti靶，在反应腔内通入Ar和N2，其中Ar的流速为100sccm～1000sccm，所述N2的流速为50sccm～500sccm，射频功率为30W～500W，工作压强为3E-4Pa～4E-4Pa，温度为20℃～300℃。所述第三金属层403位于第二金属层402表面，同样没有覆盖第一凹槽301和第二凹槽302的侧壁。
请参考图6，在所述第二凹槽302内填充覆盖层303，所述覆盖层303的表面低于所述介质层300的表面。
所述覆盖层303的材料为光刻胶或有机抗反射材料。本实施例中，所述覆盖层303的材料为光刻胶。
所述覆盖层303的高度小于所述第二凹槽302的深度，具体的，所述覆盖层303的厚度可以是第二凹槽302深度的1/2～3/4。
所述覆盖层303覆盖第二凹槽302的底部表面以及部分侧壁表面，从而在后续工艺步骤中，保护所述被覆盖层303覆盖的第二凹槽302底部表面的栅介质层、第一金属层、第二金属层和第三金属层以及被所述覆盖层覆盖的部分侧壁表面上的栅介质层和第一金属层。
具体的，所述覆盖层303的形成方法可以是：在所述半导体衬底100表面形成填充满所述第一凹槽301、第二凹槽301并且覆盖所述第三金属层403的覆盖层材料；在所述PMOS区域上的覆盖层材料表面形成掩膜层；以所述掩膜层为掩膜，去除位于所述NMOS区域上的覆盖层材料；去除所述掩膜层，刻蚀PMOS区域上的覆盖层材料，去除位于第三金属层403表面以及第二凹槽302上部分内的覆盖层材料，形成覆盖层303，使所述覆盖层303的表面低于所述介质层300的表面。
请参考图7，去除位于所述NMOS区域上的第三金属层403（请参考图6）、位于所述第一凹槽301侧壁表面的第一金属层401（请参考图6）、位于所述PMOS区域上未被覆盖层303覆盖的部分第三金属层403（请参考图6）以及第二凹槽302侧壁表面的部分第一金属层401（请参考图6），暴露出NMOS区域上的第二金属层402、第一凹槽301侧壁表面的栅介质层400、PMOS区域上的位于介质层300表面的第二金属层402、未被覆盖层303覆盖的第二凹槽302侧壁表面的栅介质层400。
采用第一刻蚀工艺，所述第一刻蚀工艺为各向同性刻蚀工艺，刻蚀所述第一金属层401和第三金属层403。本实施例中，所述第一刻蚀工艺为湿法刻蚀工艺，并且，由于本实施例中，所述第一金属层401和第三金属层403的材料相同，所以采用湿法刻蚀工艺可以同时刻蚀去除所述位于所述NMOS区域上的第三金属层403、位于所述第一凹槽301侧壁表面的第一金属层401、位于所述PMOS区域上未被覆盖层303覆盖的部分第三金属层以及第二凹槽302侧壁表面的部分第一金属层401，节约工艺步骤和工艺成本。
本实施例中，所述湿法刻蚀的溶液为NH4OH、H2O2与H2O的混合溶液，具体的，所述NH4OH、H2O2与H2O的浓度比为1：1：5～1：2：7。
在本发明的其他实施例中，也可以采用化学气相刻蚀工艺对所述第三金属层403和第一金属层401进行刻蚀。
在本发明的其他实施例中，所述第三金属层403和第一金属层401也可以是不同的材料。可以先刻蚀去除所述未被覆盖层303覆盖的NMOS区域和PMOS区域上的第三金属层403之后，再采用相应的刻蚀溶液去除位于第一凹槽301侧壁表面的部分第一金属层401以及第二凹槽302内未被覆盖层303覆盖的部分第一金属层401。
由于所述第一凹槽301底部的第一金属层401表面形成有第二金属层402，且第二金属层与第一金属层402为不同的金属材料，所以，在刻蚀过程中，仅去除所述第一凹槽301侧壁表面的第一金属层401而保留了位于第一凹槽301底部的第一金属层401。一方面，去除所述第一凹槽301侧壁表面的第一金属层401可以增大第一凹槽301内未被填充的空间的深宽比，降低后续在所述第一凹槽301内填充金属材料形成金属栅极的难度；另一方面，由于第二金属层402的保护作用，可以保留第一凹槽301底部的部分第一金属层401，作为调节NMOS晶体管的功函数层。
PMOS区域上，由于第二凹槽302内形成了覆盖层303，可以保护被所述覆盖层覆盖的部分第三金属层403、部分第第二凹槽侧壁上的第一金属层401，所述第二凹槽内的未被刻蚀去除的第一金属层401、第二金属层402以及第三金属层403作为PMOS晶体管的功函数调整层。
请参考图8，去除未被覆盖层303覆盖的暴露的第二金属层402（请参考图7）。
采用第二刻蚀工艺去除所述暴露的第二金属层402，所述第二刻蚀工艺为各向同性刻蚀工艺，可以是湿法刻蚀工艺或者化学气相刻蚀工艺。本实施例中，所述第二刻蚀工艺为湿法刻蚀工艺，采用的刻蚀溶液为NH4OH、H2O2与H2O的混合溶液。在本发明的其他实施例中，所述刻蚀溶液还可以是HCl、H2O2与H2O的混合溶液。
所述第二刻蚀工艺去除了第一凹槽301底部的第二金属层402（请参考图7），而由于第二凹槽302内具有覆盖层303，保护所述第二凹槽302内的第二金属层402不被刻蚀，从而使得所述第一凹槽301内和第二凹槽302内具有不同的功函数调整层，第一凹槽301内剩余的第一金属层401作为NMOS晶体管的功函数调整层，第二凹槽302内剩余的第三金属层403、第二金属层402和第一金属层401作为PMOS晶体管的功函数调整层，从而满足NMOS晶体管和PMOS晶体管对功函数的不同要求。
去除所述暴露的第二金属层402之后，暴露出第一凹槽301侧壁表面的栅介质层400和第二凹槽302内未被覆盖层303填充部分的侧壁表面的栅介质层400。
请参考图9，去除第一凹槽301侧壁表面的栅介质层400和部分第二凹槽302侧壁表面的栅介质层400，暴露出第一凹槽301的侧壁表面以及未被覆盖层303填充的部分第二凹槽302的侧壁表面。
采用第三刻蚀工艺，刻蚀所述栅介质层400。所述第三刻蚀工艺为各向同性刻蚀工艺，可以是湿法刻蚀工艺或者化学气相刻蚀工艺。本实施例中，所述第三刻蚀工艺为湿法刻蚀工艺，所述湿法刻蚀工艺采用的刻蚀溶液为HF溶液。
去除所述第一凹槽301及第二凹槽302侧壁表面未被覆盖的栅介质层400之后，进一步提高了第一凹槽301和第二凹槽302内未被填充部分的宽度，降低了所述第一凹槽301和第二凹槽302内未被填充部分的深宽比，有利于降低后续填充第一凹槽301和第二凹槽302形成第一栅极和第二栅极的难度，提高形成的CMOS晶体管的性能。
请参考图10，去除所述覆盖层303（如图9所示）。
采用湿法刻蚀工艺或灰化工艺去除所述覆盖层。本实施例中，所述覆盖层303的材料为光刻胶，可以采用灰化工艺去除。
去除所述覆盖层303之后，暴露出第二凹槽302内的第一金属层401及第三金属层403的表面。
请参考图11，在所述第一凹槽301和第二凹槽302（请参考图10）内一次形成第四金属层404、第五金属层405和第六金属层406。
具体的，在所述第一凹槽301底部的栅介质层400及其表面的第一金属层401表面以及第一凹槽301侧壁表面、第二凹槽302内的第三金属层403、第一金属层401、第二凹槽302的部分侧壁表面、介质层上的第一金属层401表面形成第四金属层404；在所述第四金属层404表面形成第五金属层405；在所述第五金属层505表面形成填充满所述第一凹槽301和第二凹槽302表面的第六金属层406。
所述第四金属层404的材料为TiAl。所述第四金属层404可以调节NMOS晶体管和PMOS晶体管的功函数。
所述第五金属层405的材料为TiN。所述第五金属层505作为阻挡层，可以阻挡第六金属层406内的金属原子向外扩散，影响晶体管的功函数。
所述第六金属层506的材料为W或Al。
请参考图12，以所述介质层300为停止层，进行平坦化处理，在NMOS区域和PMOS区域上分别形成第一栅极和第二栅极。
以所述介质层300为停止层，采用化学机械研磨工艺进行平坦化处理，去除位于介质层300表面的部分栅介质层400、部分第一金属层401、部分第四金属层404、部分第五金属层405和部分第六金属层406，形成位于所述NMOS区域上的第一栅极，所述第一栅极包括NMOS区域上的第四金属层404、第五金属层405和第六金属层406；形成位于PMOS区域上的第二栅极，所述第二栅极包括PMOS区域上的第四金属层404、第五金属层405和第六金属层406。所述第一栅极和第二栅极的表面与介质层300的表面齐平。
综上所述，本发明的实施例中，所述CMOS晶体管的形成方法中，在半导体衬底上的第一凹槽和第二凹槽内壁表面依次形成栅介质层、位于栅介质层表面的第一金属层；在所述第一凹槽和第二凹槽底部的第一金属层表面以及介质层表面的第一金属层表面形成第二金属层，以及位于所述第二金属层表面的第三金属层；然后在第二凹槽内填充覆盖层，所述覆盖层表面低于介质层表面，可以保护位于所述覆盖层侧面和底部下方的材料；以所述覆盖层为掩膜，去除位于NMOS区域上的第三金属层、第二金属层以及第一凹槽侧壁表面的部分栅介质层和部分第一金属层，去除位于PMOS区域上的第二凹槽的位于覆盖上方的侧壁表面的部分栅介质层和所述部分栅介质层表面的部分第一金属层。去除所述第一凹槽和第二凹槽侧壁表面的部分栅介质层和第一金属层之后，可以增加第一凹槽和第二凹槽内未被填充部分的开口宽度，降低了后续在所述第一凹槽和第二凹槽内填充金属材料形成第一栅极和第二栅极的难度，从而可以提高形成的第一栅极和第二栅极的质量，提高CMOS晶体管的性能。
并且，由于所述覆盖层的保护作用，仅能去除部分未被覆盖层填充的第二凹槽侧壁表面的部分栅介质层和第一金属层，保留了所述覆盖层下方的第三金属层和第二金属层，而第一凹槽内由于没有覆盖层的保护使得第一凹槽内的第二金属层和第三金属层被去除，使得NMOS区域和PMOS区域上具有不同的功函数层，从而使的形成NMOS晶体管和PMOS晶体管具有不同的功函数，满足实际CMOS晶体管工作的需求。
采用射频物理气相沉积工艺形成所述第二金属层和第三金属层。由于所述射频物理气相沉积工艺具有较高的方向性，形成的第二金属层只会覆盖在位于介质层上的第一金属层表面以及位于第一凹槽和第二凹槽底部的第一金属层表面，而在第一凹槽和第二凹槽侧壁上则不会形成所述第二金属层，可以减少后续第一凹槽和第二凹槽侧壁上下需要去除的材料，从而减少工艺步骤和时间，降低工艺成本。
所述第三金属层的材料和第一金属层的材料相同，可以同时对所述第三金属层和第一金属层进行刻蚀，节约工艺步骤和工艺成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种CMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，所述半导体衬底表面具有介质层，位于所述NMOS区域表面的介质层内的第一凹槽，位于所述PMOS区域表面的介质层内的第二凹槽；
在所述第一凹槽、第二凹槽内壁表面以及介质层表面形成栅介质层和位于所述栅介质层表面的第一金属层；
在所述第一凹槽和第二凹槽底部的第一金属层表面以及介质层表面的第一金属层表面形成第二金属层，以及位于所述第二金属层表面的第三金属层；
在所述第二凹槽内填充覆盖层，所述覆盖层的表面低于所述介质层的表面；
以所述覆盖层为掩膜，去除位于NMOS区域上的第三金属层、第二金属层以及位于所述第一凹槽侧壁表面的部分栅介质层和所述部分栅介质层表面的部分第一金属层，去除位于PMOS区域上的介质层上的第三金属层、第二金属层以及所述覆盖层上方的第二凹槽侧壁表面的栅介质层和第一金属层，暴露出第一凹槽的侧壁表面以及未被覆盖层填充的部分第二凹槽的侧壁表面；
去除所述覆盖层；
形成填充满所述第一凹槽的第一栅极和填充满所述第二凹槽的第二栅极。
2.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述第一金属层。
3.根据权利要求2所述的CMOS晶体管的形成方法，其特征在于，所述第一金属层的材料为TiN或TaN。
4.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，采用射频物理气相沉积工艺形成所述第二金属层和第三金属层。
5.根据权利要求4所述的CMOS晶体管的形成方法，其特征在于，所述第二金属层的材料为Ta或Ti。
6.根据权利要求4所述的CMOS晶体管的形成方法，其特征在于，所述第三金属层的材料为TiN。
7.根据权利要求6所述的CMOS晶体管的形成方法，其特征在于，所述第三金属层的材料与第一金属层的材料相同。
8.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述覆盖层的材料为光刻胶或有机抗反射材料。
9.根据权利要求8所述的CMOS晶体管的形成方法，其特征在于，所述覆盖层的厚度为第二凹槽深度的1/2～3/4。
10.根据权利要求6所述的CMOS晶体管的形成方法，其特征在于，以所述覆盖层为掩膜，去除位于NMOS区域上的第三金属层、第二金属层以及位于所述第一凹槽侧壁表面的部分栅介质层和所述部分栅介质层表面的部分第一金属层，去除位于PMOS区域上的介质层表面的部分第三金属层和部分第二金属层以及所述第二凹槽的位于覆盖上方的侧壁表面的部分栅介质层和所述部分栅介质层表面的部分第一金属层的方法包括：
采用第一刻蚀工艺，同时去除位于所述NMOS区域上的第三金属层、位于所述第一凹槽侧壁表面的第一金属层以及位于所述PMOS区域上的未被覆盖层覆盖的部分第三金属层及第二凹槽内壁表面的部分第一金属层，暴露出NMOS区域上的第二金属层、第一凹槽侧壁表面的栅介质层、PMOS区域上的位于介质层表面的第二金属层、未被覆盖层覆盖的第二凹槽侧壁表面的栅介质层；
采用第二刻蚀工艺，同时去除所述NMOS区域和PMOS区域上暴露的部分第二金属层；
采用第三刻蚀工艺，同时去除第一凹槽侧壁表面的栅介质层和部分第二凹槽侧壁表面的栅介质层，暴露出第一凹槽的侧壁表面以及未被覆盖层填充的部分第二凹槽的侧壁表面。
11.根据权利要求10所述的CMOS晶体管的形成方法，其特征在于，所述第一刻蚀工艺为化学气相刻蚀工艺或湿法刻蚀工艺。
12.根据权利要求11所述的CMOS晶体管的形成方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀溶液为NH4OH、H2O2与H2O的混合溶液。
13.根据权利要求10所述的CMOS晶体管的形成方法，其特征在于，所述第二刻蚀工艺为化学气相刻蚀工艺或湿法刻蚀工艺。
14.根据权利要求13所述的CMOS晶体管的形成方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀溶液为NH4OH、H2O2与H2O的混合溶液。
15.根据权利要求10所述的CMOS晶体管的形成方法，其特征在于，所述第三刻蚀工艺为化学气相刻蚀工艺或湿法刻蚀工艺。
16.根据权利要求15所述的CMOS晶体管的形成方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀溶液为HF溶液。
17.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，形成填充满所述第一凹槽的第一栅极和填充满所述第二凹槽的第二栅极的方法包括：在所述NMOS区域和PMOS区域上依次沉积第四金属层、位于第四金属层表面的第五金属层、位于所述第五金属层表面的第六金属层，所述第六金属层填充满所述第一凹槽和第二凹槽；以所述介质层为停止层，进行平坦化处理，在NMOS区域和PMOS区域上分别形成第一栅极和第二栅极，使所述第一栅极和第二栅极的表面与介质层表面齐平。
18.根据权利要求17所述的CMOS晶体管的形成方法，其特征在于，所述第四金属层的材料为TiAl，第五金属层的材料为TiN，第六金属层的材料为Al或W。
19.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述栅介质层的材料为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3或ZrO2中的一种或几种。
20.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，采用湿法刻蚀工艺或灰化工艺去除所述覆盖层。
CN201310541695.XA 2013-11-05 2013-11-05 Cmos晶体管的形成方法 Active CN104617046B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310541695.XA CN104617046B (zh) 2013-11-05 2013-11-05 Cmos晶体管的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310541695.XA CN104617046B (zh) 2013-11-05 2013-11-05 Cmos晶体管的形成方法

Publications (2)

Publication Number Publication Date
CN104617046A CN104617046A (zh) 2015-05-13
CN104617046B true CN104617046B (zh) 2017-08-25

Family

ID=53151434

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310541695.XA Active CN104617046B (zh) 2013-11-05 2013-11-05 Cmos晶体管的形成方法

Country Status (1)

Country Link
CN (1) CN104617046B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039273B (zh) * 2016-02-03 2019-12-03 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1585114A (zh) * 2003-08-22 2005-02-23 全懋精密科技股份有限公司 有电性连接垫金属保护层的半导体封装基板结构及其制法
CN102237399A (zh) * 2010-04-22 2011-11-09 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN103187367A (zh) * 2011-12-29 2013-07-03 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669618B2 (en) * 2011-12-15 2014-03-11 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
US8951855B2 (en) * 2012-04-24 2015-02-10 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1585114A (zh) * 2003-08-22 2005-02-23 全懋精密科技股份有限公司 有电性连接垫金属保护层的半导体封装基板结构及其制法
CN102237399A (zh) * 2010-04-22 2011-11-09 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN103187367A (zh) * 2011-12-29 2013-07-03 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法

Also Published As

Publication number Publication date
CN104617046A (zh) 2015-05-13

Similar Documents

Publication Publication Date Title
US9548305B2 (en) Semiconductor devices and methods of manufacture thereof
CN104916542B (zh) 半导体器件的结构及其制造方法
CN104810368B (zh) Cmos晶体管及其形成方法
CN108231588A (zh) 晶体管及其形成方法
CN105023840B (zh) 具有凹陷沟道的应变半导体装置以及形成该装置的方法
CN107919327A (zh) 半导体结构及其形成方法
CN106653691A (zh) 半导体结构的制造方法
CN105529357A (zh) 用于FinFET的方法和结构
CN103681337B (zh) 鳍式场效应晶体管及其形成方法
CN107591362A (zh) 半导体结构及其形成方法
CN104681488B (zh) 晶体管及其形成方法
CN107808849A (zh) 半导体元件及其制作方法
CN106373924A (zh) 半导体结构的形成方法
CN104253029B (zh) 晶体管的形成方法
CN104517901A (zh) Cmos晶体管的形成方法
CN106158638B (zh) 鳍式场效应晶体管及其形成方法
CN106558608A (zh) 半导体器件及其形成方法
CN107785265B (zh) 半导体器件的形成方法
CN106876335A (zh) 半导体结构的制造方法
CN106158637A (zh) 鳍式场效应晶体管及其形成方法
CN104617046B (zh) Cmos晶体管的形成方法
CN105826364B (zh) 晶体管及其形成方法
CN107785318A (zh) 半导体结构的制造方法
CN103915387B (zh) Cmos晶体管的形成方法
CN106876273A (zh) 半导体结构的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant