CN106876273A - 半导体结构的制造方法 - Google Patents
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Abstract
一种半导体结构的制造方法，包括：形成包括第一区域和第二区域的衬底；在衬底上形成图形化的硬掩膜层；在第一区域形成第一伪栅结构，包括第一伪栅氧化层和第一伪栅电极层，在第二区域形成第二伪栅结构，包括第二伪栅氧化层和第二伪栅电极层；去除第一伪栅结构顶部的硬掩膜层和第一伪栅结构；在第一鳍部表面形成第一栅氧化层；去除第二伪栅结构顶部的硬掩膜层和第二伪栅结构；分别在第一区域、第二区域形成第一栅极结构和第二栅极结构。本发明采用硬掩膜层保护第二伪栅结构，避免第二伪栅电极层因形成第一栅氧化层的氧化工艺而被氧化形成氧化层，从而避免去除氧化层的工艺对介质层造成损耗，进而提高半导体器件的电学性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，周边器件可分为周边NMOS器件和周边PMOS器件。
通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
但是，现有技术形成的半导体器件的电学性能较差。
发明内容
本发明解决的问题是提供一种半导体结构的制造方法，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述半导体基底表面形成伪栅氧化膜以及位于所述伪栅氧化膜表面的伪栅电极膜，在所述伪栅电极膜表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述伪栅电极膜和伪栅氧化膜，在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述硬掩膜层齐平并露出所述硬掩膜层顶部表面；去除所述第一伪栅电极层表面的硬掩膜层和第一伪栅结构，暴露出所述第一鳍部的部分表面并在所述介质层内形成第一开口；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅电极层表面的硬掩膜层和第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。
可选的，在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。
可选的，所述第一伪栅氧化层和第二伪栅氧化层的材料为氧化硅。
可选的，形成所述第一伪栅氧化层和第二伪栅氧化层的工艺为原子层沉积工艺。
可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
可选的，去除所述第一伪栅电极层表面的硬掩膜层和第一伪栅结构的步骤包括：在所述半导体基底表面形成光刻胶层，所述光刻胶层覆盖所述第二伪栅电极层表面的硬掩膜层表面和第二鳍部表面并暴露出所述第一伪栅电极层表面的硬掩膜层；以所述光刻胶层为掩膜，依次刻蚀去除所述第一伪栅电极层表面的硬掩膜层、第一伪栅电极层和第一伪栅氧化层直至暴露出所述第一鳍部的部分表面；去除所述光刻胶层。
可选的，去除所述第二伪栅电极层表面的硬掩膜层和第二伪栅结构的步骤包括：在所述半导体基底表面形成深紫外光吸收氧化层，所述深紫外光吸收氧化层覆盖所述第一栅氧化层表面和第一鳍部表面并暴露出所述第二伪栅电极层表面的硬掩膜层；以所述深紫外光吸收氧化层为掩膜，依次刻蚀去除所述第二伪栅电极层表面的硬掩膜层、第二伪栅电极层和第二伪栅氧化层直至暴露出所述第二鳍部的部分表面；去除所述深紫外光吸收氧化层。
可选的，去除所述第一、第二伪栅电极层表面的硬掩膜层的工艺为湿法刻蚀工艺。
可选的，所述湿法刻蚀工艺所采用的溶液为磷酸溶液。
可选的，去除所述第一、第二伪栅结构的工艺为等离子体干法刻蚀工艺。
可选的，所述第一栅氧化层的材料为氧化硅。
可选的，形成所述第一栅氧化层的工艺为原位蒸汽生成氧化工艺。
可选的，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
可选的，所述栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
可选的，所述第一区域为N型区或P型区，所述第二区域为N型区或P型区，所述第一区域和第二区域类型相同。
可选的，在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层后，在所述第一开口和第二开口中填充金属层之前，还包括：在所述栅介质层表面形成功函数层；所述第一区域和第二区域为N型区，所述功函数层为N型功函数材料；或者，所述第一区域和第二区域为P型区，所述功函数层为P型功函数材料。
可选的，所述第一区域和第二区域为N型区，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种；或者，所述第一区域和第二区域为P型区，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。
可选的，形成所述第一栅极结构和第二栅极结构的步骤包括：在所述第一开口底部的第一栅氧化层表面、第一开口侧壁、第二开口底部以及第二开口侧壁上形成栅介质层，所述栅介质层还覆盖所述介质层顶部表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口和第二开口且所述金属层顶部高于所述介质层顶部；研磨去除高于所述介质层顶部的金属层，在所述第一区域的功函数层表面形成第一栅电极层，在所述第二区域的功函数层表面形成第二栅电极层。
可选的，研磨去除高于所述介质层顶部的金属层的同时，研磨去除高于所述介质层顶部的栅介质层和功函数层，在所述第一区域形成位于所述第一栅氧化层表面和第一开口侧壁的第一栅介质层，以及位于所述第一栅介质层表面的第一功函数层；在所述第二区域形成位于所述第二开口底部和侧壁的第二栅介质层以及位于所述第二栅介质层表面的第二功函数层。
与现有技术相比，本发明的技术方案具有以下优点：本发明在形成第一伪栅结构和第二伪栅结构后保留所述第一伪栅结构和第二伪栅结构顶部的硬掩膜层，去除所述第一伪栅结构并在所述介质层内形成第一开口，在所述第一开口底部的第一鳍部表面形成第一栅氧化层时，所述第二伪栅结构顶部的硬掩膜层用于保护所述第二伪栅结构，避免所述第二伪栅电极层因形成所述第一栅氧化层的氧化工艺而被氧化，从而避免去除所述第二伪栅电极层顶部表面的氧化层的工艺对所述介质层造成损耗，提高了栅极结构高度的均匀度，进而使形成的半导体器件的电学性能得到提高。
附图说明
图1至图5是现有技术半导体结构的制造方法各步骤对应的结构示意图；
图6至图17是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
现有技术的半导体器件的电性能较差，结合现有技术半导体结构制造方法分析其原因。参考图1至图5，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：
参考图1，形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部；所述衬底100包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底100的鳍部为第一鳍部110，凸出于所述第二区域Ⅱ衬底100的鳍部为第二鳍部120。所述第一区域Ⅰ用于形成周边器件，所述第二区域Ⅱ用于形成核心器件。
具体地，所述半导体基底还包括位于所述第一区域Ⅰ的第一伪栅结构(未标示)、位于所述第二区域Ⅱ的第二伪栅结构(未标示)、位于所述第一伪栅结构两侧的第一区域源、漏区113以及位于所述第二伪栅结构两侧的第二区域源、漏区123。其中，所述第一伪栅结构包括位于所述第一鳍部110表面的第一伪栅氧化层111和位于所述第一伪栅氧化层111表面的第一伪栅电极层112，所述第二伪栅结构包括位于所述第二鳍部120表面的第二伪栅氧化层121和位于所述第二伪栅氧化层121表面的第二伪栅电极层122。所述半导体基底还包括覆盖所述第一伪栅结构和第二伪栅结构的介质层130。
参考图2，刻蚀去除所述第一伪栅结构，暴露出所述第一鳍部110的部分表面并在所述介质层130内形成第一开口200；在所述第一开口200底部的第一鳍部110表面形成第一栅氧化层114。
参考图3，形成覆盖所述第一区域Ⅰ的第一图形层300，所述第一图形层300覆盖所述第一区域Ⅰ的介质层130并填充满所述第一开口200(如图2所示)，暴露出所述第二伪栅电极层122(如图2所示)表面；以所述第一图形层300为掩膜，刻蚀去除所述第二伪栅结构并在所述介质层130内形成第二开口210；刻蚀去除所述第二伪栅结构后，去除所述第一图形层300。
参考图4，在所述第一开口200底部的第一栅氧化层114表面形成第一界面层115，在所述第二开口210(如图2所示)底部的第二鳍部120表面形成第二界面层125；在所述第一界面层115表面、第一开口200侧壁、第二界面层125表面以及第二开口210侧壁形成栅介质层150，所述栅介质层150还覆盖所述介质层130表面；在所述栅介质层150表面形成功函数层160。
结合参考图5，在所述第一开口200(如图4所示)和第二开口210(如图4所示)填充满金属形成金属层，且所述金属层顶部高于所述介质层130顶部；研磨去除高于所述介质层130顶部的金属层，在所述第一区域Ⅰ的功函数层160表面形成第一栅电极层118，在所述第二区域Ⅱ的功函数层160表面形成第二栅电极层128。
具体地，研磨去除高于所述介质层130顶部的金属层的同时，研磨去除高于所述介质层130顶部的功函数层160和栅介质层150，在所述第一区域Ⅰ形成位于所述第一界面层115表面和第一开口200(如图4所示)侧壁的第一栅介质层116，以及位于所述第一栅介质层116表面的第一功函数层117；在所述第二区域Ⅱ形成位于所述第二界面层125表面和第二开口210侧壁的第二栅介质层126，以及位于所述第二栅介质层126表面的第二功函数层127。所述第一栅氧化层114、第一界面层115、第一栅介质层116、第一功函数层117以及第一栅电极层118构成所述第一区域Ⅰ的第一栅极结构；所述第二界面层125、第二栅介质层126、第二功函数层127以及第二栅电极层128构成所述第二区域Ⅱ的第二栅极结构。
需要说明的是，如图2所示，在所述第一开口200底部的第一鳍部110表面形成第一栅氧化层114的工艺过程中，所述第二伪栅电极层122顶部被部分氧化而在所述第二伪栅电极层122顶部表面形成氧化层(图未示)。因此，在去除所述第二伪栅结构之前，先湿法刻蚀去除所述第二伪栅电极层122顶部表面生长的氧化层，但是，由于所述介质层130与所述氧化层的材料相当，因此所述湿法刻蚀工艺容易造成所述介质层130的损耗，从而容易导致后续形成的第一栅极结构和第二栅极结构高度的均匀度下降，进而导致半导体器件的电学性能降低。
为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述半导体基底表面形成伪栅氧化膜以及位于所述伪栅氧化膜表面的伪栅电极膜，在所述伪栅电极膜表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述伪栅电极膜和伪栅氧化膜，在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述硬掩膜层齐平并露出所述硬掩膜层顶部表面；去除所述第一伪栅电极层表面的硬掩膜层和第一伪栅结构，暴露出所述第一鳍部的部分表面并在所述介质层内形成第一开口；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅电极层表面的硬掩膜层和第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。
本发明在形成第一伪栅结构和第二伪栅结构后保留所述第一伪栅结构和第二伪栅结构顶部的硬掩膜层，去除所述第一伪栅结构并在所述介质层内形成第一开口，在所述第一开口底部的第一鳍部表面形成第一栅氧化层时，所述第二伪栅结构顶部的硬掩膜层用于保护所述第二伪栅结构，避免所述第二伪栅电极层因形成所述第一栅氧化层的氧化工艺而被氧化，从而避免去除所述第二伪栅电极层顶部表面的氧化层的工艺对所述介质层造成损耗，提高了栅极结构高度的均匀度，进而使形成的半导体器件的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图17是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图6和图7，图7是图6沿AA1方向的剖面结构示意图，形成半导体基底，所述半导体基底包括衬底400、凸出于所述衬底400的鳍部，所述衬底400包括第一区域Ⅰ(如图7所示)和第二区域Ⅱ(如图7所示)，凸出于所述第一区域Ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域Ⅱ衬底400的鳍部为第二鳍部420。
本实施例中，所述第一区域Ⅰ用于形成周边器件(例如：I/O器件)，所述第二区域Ⅱ用于形成核心器件。所述第一区域Ⅰ可以为N型区或P型区，所述第二区域Ⅱ可以为N型区或P型区，所述第一区域Ⅰ和第二区域Ⅱ类型相同。
所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。
具体地，形成所述半导体基底的步骤包括：提供初始基底(未标示)，在所述基底上形成硬掩膜层500，所述硬掩膜层500的形貌、尺寸及位置与后续形成的鳍部的形貌、尺寸及位置相同；以所述硬掩模层500为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底400，所述衬底400包括第一区域Ⅰ和第二区域Ⅱ，位于所述第一区域Ⅰ的鳍部为第一鳍部110，位于所述第二区域Ⅱ的鳍部为第二鳍部120。
本实施例中，所述第一鳍部410和所述第二鳍部420的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部410和第二鳍部420的侧壁还能够与衬底表面相垂直，即所述第一鳍部410和第二鳍部420的顶部尺寸等于底部尺寸。
本实施例中，所述硬掩膜层500的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层500表面能够作为平坦化工艺的停止位置，且所述硬掩膜层500还能够起到保护所述第一鳍部410顶部、第二鳍部420顶部的作用。
参考图8，在所述第一鳍部410和第二鳍部420表面形成线性氧化层401，用于修复所述第一鳍部410和第二鳍部420。
由于所述第一鳍部410、第二鳍部420为通过对所述初始基底刻蚀后形成，所述第一鳍部410和第二鳍部420通常具有凸出的棱角且表面具有缺陷，在后续形成鳍式场效应管后会影响器件性能。
因此，本实施例对所述第一鳍部410和第二鳍部420进行氧化处理以在所述第一鳍部410和第二鳍部420表面形成所述线性氧化层401。在氧化处理过程中，由于第一鳍部410和第二鳍部420凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层401之后，不仅第一鳍部410和第二鳍部420表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部410和第二鳍部420的表面光滑，晶格质量得到改善，避免第一鳍部410和第二鳍部420顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。所述氧化处理还会对所述衬底400表面进行氧化，因此，所述线性氧化层401还位于所述衬底400表面。本实施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对所述第一鳍部410和第二鳍部420进行氧化处理，形成所述线性氧化层401。
本实施例中，第一鳍部410和第二鳍部420的材料为硅。相应的，所述线性氧化层401的材料为氧化硅。
参考图9，在所述衬底400表面形成隔离层402。
所述隔离层402作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层402的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层402的材料为氧化硅。
需要说明的是，本实施例中，所述隔离层402是浅沟槽隔离层，但不限于浅沟槽隔离层。
具体地，形成所述隔离层402的步骤包括：在所述线性氧化层401表面形成隔离膜，所述隔离膜还覆盖所述硬掩膜层500表面，所述隔离膜的顶部高于所述硬掩膜层500顶部；平坦化所述隔离膜直至露出所述硬掩膜层500表面；回刻蚀去除部分厚度的所述隔离膜以形成所述隔离层402，且去除高于所述隔离层402顶部的线性氧化层401；去除所述硬掩膜层500(如图8所示)。
所述隔离膜的材料与第一鳍部410、第二鳍部420以及衬底400的材料不同，且所述隔离膜的材料为易于被去除的材料，使得后续回刻蚀去除部分厚度的所述隔离膜的工艺不会对所述第一鳍部410和第二鳍部420造成损伤。所述隔离膜的材料可以为非晶碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅，形成所述隔离膜的工艺可以为化学气相沉积、物理气相沉积或原子层沉积工艺。
本实施例中，所述隔离膜的材料为氧化硅，形成所述隔离膜的工艺为化学气相沉积工艺。
本实施例中，采用化学机械研磨工艺平坦化所述隔离膜直至露出所述掩膜层500表面；采用干法刻蚀工艺、湿法刻蚀工艺，或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺，回刻蚀去除部分厚度的所述隔离膜以形成所述隔离层402。
需要说明的是，所述隔离层402的厚度与所述第一鳍部410或第二鳍部420的高度之比大于等于1/4且小于等于1/2。本实施例中，所述隔离层402的厚度与所述第一鳍部410或第二鳍部420的高度之比为1/2。
参考图10，图10是沿BB1(如图6所示)方向的剖面结构示意图，在所述第一鳍部410表面形成第一伪栅结构(未标示)，在所述第二鳍部420表面形成第二伪栅结构(未标示)。
所述第一伪栅结构和第二伪栅结构为后续形成的第一栅极结构和第二栅极结构占据空间位置。
本实施例中，所述第一伪栅结构横跨所述第一鳍部410表面且覆盖所述第一鳍部410部分顶部表面和侧壁表面，包括第一伪栅氧化层411和第一伪栅电极层412，所述第二伪栅结构横跨所述第二鳍部420表面且覆盖所述第二鳍部420部分顶部表面和侧壁表面，包括第二伪栅氧化层421和第二伪栅电极层422。
具体地，形成所述第一伪栅结构和第二伪栅结构的步骤包括：在所述半导体基底表面形成伪栅氧化膜以及位于所述伪栅氧化膜表面的伪栅电极膜，所述伪栅氧化膜覆盖所述第一鳍部410和第二鳍部420；对所述伪栅电极膜进行平坦化处理；在所述伪栅电极膜表面形成图形化的硬掩膜层510，所述硬掩膜层510的位置、形状和尺寸与后续形成的伪栅电极层的位置、形状和尺寸相同；以所述硬掩膜层510为掩膜，刻蚀所述伪栅电极膜和伪栅氧化膜，在所述第一区域Ⅰ的第一鳍部410表面形成第一伪栅结构并在所述第二区域Ⅱ的第二鳍部420表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层411和第一伪栅电极层412，所述第二伪栅结构包括第二伪栅氧化层421和第二伪栅电极层422，其中，所述第一伪栅结构横跨所述第一鳍部410表面且覆盖所述第一鳍部410部分顶部表面和侧壁表面，所述第二伪栅结构横跨所述第二鳍部420表面且覆盖所述第二鳍部420部分顶部表面和侧壁表面。
需要说明的是，形成所述第一伪栅结构和第二伪栅结构之后，保留所述第一伪栅电极层412顶部表面的硬掩膜层510以及所述第二伪栅电极层422顶部表面的硬掩膜层510，用于保护所述第一伪栅电极层412和第二伪栅电极层422。
本实施例中，所述硬掩膜层510的材料为氮化硅。
所述第一伪栅氧化层411和第二伪栅氧化层421的材料为氧化硅。所述第一伪栅电极层412和第二伪栅电极层422的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述第一伪栅电极层412和第二伪栅电极层422的材料为多晶硅。
本实施例中，形成所述第一伪栅氧化层411和第二伪栅氧化层421的工艺为原子层沉积工艺。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
所述原子层沉积工艺为在所述第一鳍部410部分顶部表面和侧壁表面沉积所述第一伪栅氧化层411，在所述第二鳍部420部分顶部表面和侧壁表面沉积所述第二伪栅氧化层421，而不像氧化工艺是通过消耗所述第一鳍部410和第二鳍部420形成所述第一伪栅氧化层411和第二伪栅氧化层421，从而可以保证所述第一鳍部410和第二鳍部420不被过度消耗。
结合参考图11，需要说明的是，形成所述第一伪栅结构和第二伪栅结构之后，还包括：在所述第一伪栅结构侧壁以及所述第一伪栅电极层412顶部表面的硬掩膜层510侧壁形成第一区域第一侧壁层413，在所述第二伪栅结构侧壁以及所述第二伪栅电极层422顶部表面的硬掩膜层510侧壁形成第二区域第一侧壁层423；。
所述第一区域第一侧壁层413和第二区域第一侧壁层423的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。所述第一区域第一侧壁层413和第二区域第一侧壁层423可以为单层结构或叠层结构。
本实施例中，所述第一区域第一侧壁层413和第二区域第一侧壁层423为单层结构，所述第一区域第一侧壁层413和第二区域第一侧壁层423的材料为氮化硅。
结合参考图12，还需要说明的是，在形成第一区域第一侧壁层413和第二区域第一侧壁层423之后，还包括：在所述第一区域第一侧壁层413表面形成第一区域第二侧壁层415，在所述第二区域第一侧壁层423表面形成第二区域第二侧壁层425。在所述第一伪栅结构两侧的第一鳍部410内形成第一区域应力层414，在所述第二伪栅结构两侧的第二鳍部420内形成第二区域应力层424；在所述第一伪栅结构两侧的第一区域应力层414内掺杂离子形成第一区域源、漏区(图未示)，在所述第二伪栅结构两侧的第二区域应力层424内掺杂离子形成第二区域源、漏区(图未示)。
所述第一区域第二侧壁层415和所述第二区域第二侧壁层425的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。所述第一区域第二侧壁层415和所述第二区域第二侧壁层425可以为单层结构或叠层结。
本实施例中，所述第一区域第二侧壁层415和所述第二区域第二侧壁层425为单层结构，所述第一区域第二侧壁层415和所述第二区域第二侧壁层425的材料为氮化硅。
参考图13，在所述半导体基底表面形成介质层460，所述介质层460与所述硬掩膜层510齐平并露出所述硬掩膜层510顶部表面。
本实施例中，所述介质层460位于所述隔离层402表面、部分第一鳍部410表面以及部分第二鳍部420表面，所述介质层460还覆盖所述第一区域源、漏区(图未示)和第二区域源、漏区(图未示)表面，且所述介质层460顶部与所述硬掩膜层510顶部表面齐平。
本实施例中，所述介质层460为叠层结构，包括位于所述半导体基底表面第一介质层440，以及位于所述第一介质层440表面的第二介质层450。
所述介质层460作为后续形成的鳍式场效应管的隔离结构。其中，所述第二介质层450的致密度大于所述第一介质层440的致密度，所述第二介质层450的电绝缘性能优于所述第一介质层440的电绝缘性能，从而使得后续形成的隔离结构具有良好的电绝缘性能。
本实施例中，由于所述第一介质膜所需填充的开口深宽比较大，为了提高所述第一介质层440的填孔(gap-filling)能力，使得所述第一介质层440具有较好的粘附性，且避免在形成的第一介质层440内形成空洞，采用流动性化学气相沉积(FCVD)工艺形成所述第一介质层440；本实施例中，采用高纵宽比(HARP)沉积工艺形成所述第二介质层450，从而使所述第二介质层450的致密度更高。
所述第一介质层440的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一介质层440的材料为氧化硅。
所述第二介质层450的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第二介质层450的材料为氧化硅。
需要说明的是，在形成所述介质层460之前，还包括：在所述半导体基底表面形成刻蚀阻挡层430，所述刻蚀阻挡层430还覆盖所述第一伪栅结构侧壁、第二伪栅结构侧壁和硬掩膜层510表面。
所述刻蚀阻挡层430用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层430的材料为氮化硅。
具体地，形成所述介质层460的步骤包括：在所述半导体基底表面形成刻蚀阻挡层430后，在所述鳍部与鳍部之间的半导体基底上填充满第一介质膜，所述第一介质膜还覆盖所述第一伪栅结构、第二伪栅结构和硬掩膜层510，且所述第一介质膜顶部高于所述硬掩膜层510顶部；平坦化所述第一介质膜直至露出所述刻蚀阻挡层430顶部表面；回刻蚀去除部分厚度的第一介质膜以形成第一介质层440；在所述第一介质层440表面形成第二介质膜，所述第二介质膜还覆盖所述第一伪栅结构、第二伪栅结构表面和硬掩膜层510，且所述第二介质膜顶部高于所述硬掩膜层510顶部；平坦化所述第二介质膜直至露出所述硬掩膜层510顶部表面。
需要说明的是，在平坦化所述第二介质膜的同时，去除位于所述硬掩膜层510顶部的刻蚀阻挡层430，使形成的所述第二介质层450顶部与所述硬掩膜层510顶部齐平。
本实施例中，采用化学机械研磨工艺平坦化所述第一介质膜，去除高于所述刻蚀阻挡层430顶部表面的第一介质膜；采用化学机械研磨工艺平坦化所述第二介质膜，去除高于所述硬掩膜层510顶部表面的第二介质膜；采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀相结合的工艺去除部分厚度的第一介质膜。
参考图14，去除所述第一伪栅电极层412(如图13所示)表面的硬掩膜层510(如图13所示)和第一伪栅结构(未标示)，暴露出所述第一鳍部410的部分表面并在所述介质层460内形成第一开口600。
具体地，去除所述第一伪栅电极层412表面的硬掩膜层510和第一伪栅结构的步骤包括：在所述半导体基底表面形成光刻胶层520，所述光刻胶层520覆盖所述第二伪栅电极层422表面的硬掩膜层510表面和第二鳍部420表面并暴露出所述第一伪栅电极层表面的硬掩膜层510；以所述光刻胶层520为掩膜，依次刻蚀去除所述第一伪栅电极层412表面的硬掩膜层510、第一伪栅电极层412和第一伪栅氧化层411直至暴露出所述第一鳍部410的部分表面，并在所述介质层460内形成第一开口600；去除所述光刻胶层520。
本实施例中，去除所述第一伪栅电极层412表面的硬掩膜层510的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的溶液为磷酸；去除所述第一伪栅结构的工艺为等离子体干法刻蚀工艺。采用湿法去胶或灰化工艺去除所述光刻胶层520。
参考图15，在所述第一开口600底部的第一鳍部410表面形成第一栅氧化层470。
具体地，通过氧化工艺形成所述第一栅氧化层470。由于所述第二伪栅电极层422表面形成有硬掩膜层510，所述硬掩膜层510可以在形成所述第一栅氧化层470的过程中保护所述第二伪栅电极层422，这样不容易在第二伪栅电极层422表面形成氧化层，从而避免去除所述氧化层的刻蚀工艺对所述介质层460造成的损耗，提高了后续形成的栅极结构高度的均匀度，进而使形成的半导体器件的电学性能得到提高。
本实施例中，所述第一栅氧化层470的材料为氧化硅。
具体地，形成所述第一栅氧化层470的工艺为原位蒸汽生成氧化工艺。所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
参考图16，形成所述第一栅氧化层470之后，去除所述第二伪栅电极层422(如图15所示)表面的硬掩膜层510和第二伪栅结构(未标示)，直至暴露出所述第二鳍部420的部分表面并在所述介质层460内形成第二开口610。
需要说明的是，所述第一区域Ⅰ用于形成周边器件(例如：I/O器件)，所述第二区域Ⅱ用于形成核心器件，核心器件的工作电压比周边器件的工作电压小，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，后续形成的第二区域Ⅱ的栅介质层的厚度小于第一区域Ⅰ的栅介质层的厚度。为此，本实施例中，在形成第二区域Ⅱ的栅介质层之前，先去除所述第二伪栅电极层422(如图15所示)以及位于所述第二伪栅电极层422下方的第二伪栅氧化层421(如图15所示)，从而后续形成的周边器件栅介质层(未标示)的厚度大于核心器件栅介质层(未标示)的厚度。
具体地，去除所述第二伪栅电极层422表面的硬掩膜层510和第二伪栅结构的步骤包括：在所述半导体基底表面形成深紫外光吸收氧化层(Deep UVLight Absorbing Oxide，DUO)530，所述深紫外光吸收氧化层530覆盖所述第一栅氧化层470和第一鳍部410表面并暴露出所述第二伪栅电极层422表面的硬掩膜层510表面；以所述深紫外光吸收氧化层530为掩膜，依次刻蚀去除所述第二伪栅电极层422表面的硬掩膜层510、第二伪栅电极层422和第二伪栅氧化层421；去除所述深紫外光吸收氧化层530。所述深紫外光吸收氧化层530具有良好的填充效果，能较好地覆盖所述第一栅氧化层470表面和第一鳍部410表面。
本实施例中，去除所述第二伪栅电极层422表面的硬掩膜层510的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的溶液为磷酸；去除所述第二伪栅结构的工艺为等离子体干法刻蚀工艺。去除所述第二伪栅结构之后，采用湿法去胶或灰化工艺去除所述深紫外光吸收氧化层530。
参考图17，在所述第一栅氧化层470表面、第一开口600(如图15所示)侧壁以及第二开口610(如图16所示)的底部和侧壁上形成栅介质层(未标示)；在所述第一开口600和第二开口610中填充金属层(未标示)，位于所述第一开口600中的第一栅氧化层470、栅介质层和金属层构成第一栅极结构(未标示)，位于所述第二开口610中的栅介质层和金属层构成第二栅极结构(未标示)。
本实施例中，所述第一栅极结构横跨所述第一鳍部410，且覆盖所述第一鳍部410的部分顶部表面和侧壁表面，具体地，所述第一栅极结构包括覆盖所述第一鳍部410部分顶部表面和侧壁表面的第一栅介质层417和位于所述第一栅介质层417上的第一栅电极层419；所述第二栅极结构横跨所述第二鳍部420，且覆盖所述第二鳍部420的部分顶部表面和侧壁表面，具体地，所述第二栅极结构包括覆盖所述第二鳍部420部分顶部表面和侧壁表面的第二栅介质层427和位于所述第二栅介质层427上的第二栅电极层429。
所述第一区域Ⅰ用于形成周边器件，所述第二区域Ⅱ用于形成核心器件，因此，所述第一栅氧化层470与所述第一栅介质层417作为周边器件的栅介质层，所述第二栅介质层427作为核心器件的栅介质层。本实施例中，所述第一栅介质层417的材料为高k栅介质材料，所述第二栅介质层427的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述金属层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述金属层的材料为W。
本实施例中，在所述第一栅氧化层470表面、第一开口600(如图15所示)侧壁以及第二开口610(如图16所示)的底部和侧壁上形成栅介质层之后，在所述栅介质层上形成金属层之前，形成所述第一栅极结构和第二栅极结构的步骤还包括：在所述栅介质层表面形成功函数层(未标示)。
所述第一栅极结构还包括：位于所述第一栅介质层417和所述第一栅电极层419之间的第一功函数层418，用于调节周边器件的阈值电压；所述第二栅极结构还包括：位于所述第二栅介质层427和所述第二栅电极层429之间的第二功函数层428，用于调节所述核心器件的阈值电压。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为N型区时，所述功函数层为N型功函数材料；所述第一区域Ⅰ和第二区域Ⅱ为P型区时，所述功函数层为P型功函数材料。
具体地，所述第一区域Ⅰ和第二区域Ⅱ为N型区，所述功函数层为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。本实施例中，所述功函数层的材料为TiAl；相应的，所述第一功函数层418和第二功函数层428的材料为TiAl。
或者，所述第一区域Ⅰ和第二区域Ⅱ为P型区，所述功函数层为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述功函数层的材料为TiN；相应的，所述第一功函数层418和第二功函数层428的材料为TiN。
具体地，形成所述第一栅极结构和第二栅极结构的步骤包括：在所述第一开口600底部的第一栅氧化层470表面、第一开口600侧壁、第二开口610底部以及第二开口610侧壁形成栅介质层，所述栅介质层还覆盖所述介质层460表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口600和第二开口610且所述金属层顶部高于所述介质层460顶部；研磨去除高于所述介质层460顶部的金属层，在所述第一区域Ⅰ的功函数层表面形成第一栅电极层419，在所述第二区域Ⅱ的功函数层表面形成第二栅电极层429。
需要说明的是，研磨去除高于所述介质层460顶部的金属层的同时，还研磨去除高于所述介质层460顶部的栅介质层和功函数层，在所述第一区域Ⅰ形成位于所述第一栅氧化层470表面和第一开口600侧壁的第一栅介质层417，以及位于所述第一栅介质层417表面的第一功函数层418，在所述第二区域Ⅱ形成位于所述第二开口610侧壁及底部的第二栅介质层427，以及位于所述第二栅介质427表面的第二功函数层428。
还需要说明的是，形成所述介质层460之后，所述介质层460顶部与所述硬掩膜层510顶部(如图13所示)表面齐平，因此，所述介质层460的厚度大于预设厚度目标值，所述第一开口600(如图15所示)内的金属层厚度大于预设厚度目标值，所述第二开口610(如图16所示)内的金属层厚度大于预设厚度目标值。在研磨去除高于所述介质层460顶部的金属层后，还包括：研磨去除部分所述第二介质层450和部分所述金属层，直至所述介质层460的厚度达到预设厚度目标值，所述第一开口600内的金属层和所述第二开口610内的金属层厚度达到预设厚度目标值。
还需要说明的是，为了提高所述第一栅极结构与第一鳍部410之间、所述第二栅极结构与第二鳍部420之间的界面性能，在形成所述第一栅介质层417和第二栅介质层427之前，还包括：在所述第一开口600底部的第一栅氧化层470表面形成第一界面层416，在所述第二开口610底部的第二鳍部420表面形成第二界面层426；形成所述栅介质层的步骤包括：在所述第一开口600底部的第一界面层416表面、第一开口600侧壁、第二开口610底部的第二界面层426表面以及第二开口610侧壁形成所述栅介质层。
本发明在形成第一伪栅结构和第二伪栅结构后保留所述第一伪栅结构和第二伪栅结构顶部的硬掩膜层，去除所述第一伪栅结构并在所述介质层内形成第一开口，在所述第一开口底部的第一鳍部表面形成第一栅氧化层时，所述第二伪栅结构顶部的硬掩膜层用于保护所述第二伪栅结构，避免所述第二伪栅电极层因形成所述第一栅氧化层的氧化工艺而被氧化，从而避免去除所述第二伪栅电极层顶部表面的氧化层的工艺对所述介质层造成损耗，提高了后续形成的第一栅极结构和第二栅极结构高度的均匀度，进而提高半导体器件的电学性能得到。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的制造方法，其特征在于，包括：
形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；
在所述半导体基底表面形成伪栅氧化膜以及位于所述伪栅氧化膜表面的伪栅电极膜，在所述伪栅电极膜表面形成图形化的硬掩膜层；
以所述硬掩膜层为掩膜，刻蚀所述伪栅电极膜和伪栅氧化膜，在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；
在所述半导体基底表面形成介质层，所述介质层与所述硬掩膜层齐平并露出所述硬掩膜层顶部表面；
去除所述第一伪栅电极层表面的硬掩膜层和第一伪栅结构，暴露出所述第一鳍部的部分表面并在所述介质层内形成第一开口；
在所述第一开口底部的第一鳍部表面形成第一栅氧化层；
在形成所述第一栅氧化层之后，去除所述第二伪栅电极层表面的硬掩膜层和第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；
在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；
在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一伪栅氧化层和第二伪栅氧化层的材料为氧化硅。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一伪栅氧化层和第二伪栅氧化层的工艺为原子层沉积工艺。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述第一伪栅电极层表面的硬掩膜层和第一伪栅结构的步骤包括：在所述半导体基底表面形成光刻胶层，所述光刻胶层覆盖所述第二伪栅电极层表面的硬掩膜层表面和第二鳍部表面并暴露出所述第一伪栅电极层表面的硬掩膜层；
以所述光刻胶层为掩膜，依次刻蚀去除所述第一伪栅电极层表面的硬掩膜层、第一伪栅电极层和第一伪栅氧化层直至暴露出所述第一鳍部的部分表面；
去除所述光刻胶层。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述第二伪栅电极层表面的硬掩膜层和第二伪栅结构的步骤包括：在所述半导体基底表面形成深紫外光吸收氧化层，所述深紫外光吸收氧化层覆盖所述第一栅氧化层表面和第一鳍部表面并暴露出所述第二伪栅电极层表面的硬掩膜层；
以所述深紫外光吸收氧化层为掩膜，依次刻蚀去除所述第二伪栅电极层表面的硬掩膜层、第二伪栅电极层和第二伪栅氧化层直至暴露出所述第二鳍部的部分表面；
去除所述深紫外光吸收氧化层。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述第一、第二伪栅电极层表面的硬掩膜层的工艺为湿法刻蚀工艺。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述湿法刻蚀工艺所采用的溶液为磷酸溶液。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述第一、第二伪栅结构的工艺为等离子体干法刻蚀工艺。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一栅氧化层的材料为氧化硅。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一栅氧化层的工艺为原位蒸汽生成氧化工艺。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
13.如权利要求1所述的半导体结构的制造方法，其特征在于，所述栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
14.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一区域为N型区或P型区，所述第二区域为N型区或P型区，所述第一区域和第二区域类型相同。
15.如权利要求14所述的半导体结构的制造方法，其特征在于，在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层后，在所述第一开口和第二开口中填充金属层之前，还包括：在所述栅介质层表面形成功函数层；
所述第一区域和第二区域为N型区，所述功函数层为N型功函数材料；或者，所述第一区域和第二区域为P型区，所述功函数层为P型功函数材料。
16.如权利要求15所述的半导体结构的制造方法，其特征在于，所述第一区域和第二区域为N型区，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种；
或者，所述第一区域和第二区域为P型区，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。
17.如权利要求15所述的半导体结构的制造方法，其特征在于，形成所述第一栅极结构和第二栅极结构的步骤包括：在所述第一开口底部的第一栅氧化层表面、第一开口侧壁、第二开口底部以及第二开口侧壁上形成栅介质层，所述栅介质层还覆盖所述介质层顶部表面；
在所述栅介质层表面形成功函数层；
在所述功函数层表面形成金属层，所述金属层填充满所述第一开口和第二开口且所述金属层顶部高于所述介质层顶部；
研磨去除高于所述介质层顶部的金属层，在所述第一区域的功函数层表面形成第一栅电极层，在所述第二区域的功函数层表面形成第二栅电极层。
18.如权利要求17所述的半导体结构的制造方法，其特征在于，研磨去除高于所述介质层顶部的金属层的同时，研磨去除高于所述介质层顶部的栅介质层和功函数层，在所述第一区域形成位于所述第一栅氧化层表面和第一开口侧壁的第一栅介质层，以及位于所述第一栅介质层表面的第一功函数层；在所述第二区域形成位于所述第二开口底部和侧壁的第二栅介质层以及位于所述第二栅介质层表面的第二功函数层。
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