JPH07245391A

JPH07245391A - Ｍｏｓ型半導体装置及びその製造方法

Info

Publication number: JPH07245391A
Application number: JP3609394A
Authority: JP
Inventors: Mamoru Ishida; 守石田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1994-03-07
Filing date: 1994-03-07
Publication date: 1995-09-19

Abstract

(57)【要約】【目的】この発明の目的は、ＬＤＤ構造のＭＯＳトラ
ンジスタにおいて、低濃度領域（Ｐ^-またはＮ^-）の領域
長及びチャネルと低濃度領域（Ｐ^-またはＮ^-）の境界位
置をより広範囲に設定することができる製造方法を提供
することである。【構成】この発明は、半導体基板１０上にゲート絶縁
膜１１を介してゲート電極１２を設けた後、ゲート電極
１２の側壁に第１のサイドウォール１３を形成する工程
と、ゲート電極１２及び第１のサイドウォール１３をマ
スクとして基板１０にＰ^-またはＮ^-型の不純物を導入
し、Ｐ^-またはＮ^-領域１４を形成する工程と、第１のサ
イドウォール１３の側壁に積層して第２のサイドウォー
ル１５を形成する工程と、ゲート電極１２、第１、第２
のサイドウォール１３，１５をマスクとして、基板１０
にＰ⁺またはＮ⁺型の不純物を導入し、Ｐ⁺またはＮ⁺領域
１６を形成する工程と、を備えてなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＬＤＤ（Ｌｉｇｈｔ
ｌｙＤｏｐｅｄＤｒａｉｎ）構造を有するＭＯＳ型
半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】一般に、通常構造のＭＯＳトランジスタ
のドレイン近傍では電界集中が激しくなり、大量のホッ
トキャリアが生成し、特性劣化を引き起こしやすいこと
が知られている。このホットキャリアの発生を減少させ
るためには、ドレイン端の不純物濃度を低くし、濃度プ
ロファイルを緩やかにすることで電界集中を避けること
が最も有効である。

【０００３】そこで、従来、ＣＭＯＳを構成するＮ型Ｍ
ＯＳトランジスタでは、ホットキャリアによる劣化抑制
のため、低濃度（Ｎ^-）領域をゲート電極の側壁保護
膜、すなわち、サイドウォールの真下に具備するＬＤＤ
構造が採用されている（例えば、特開昭６０−２４１２
５６号公報参照。）。

【０００４】このＬＤＤ構造のＭＯＳトランジスタは、
通常、図４に示すように製造される。図４に示すよう
に、シリコン基板５０上にゲート酸化膜５１及びポリシ
リコンからなるゲート電極５２を形成した後、ゲート電
極５２をマスクとしてＮ型不純物として燐（Ｐ）をイオ
ン注入し、Ｎ^-領域５３を形成する（図４（ａ）参
照）。そして、ＣＶＤ法により基板５０上にシリコン酸
化膜（ＳｉＯ₂）を堆積し、このＳｉＯ₂膜を異方性エッ
チングしてゲート電極５２の側壁にサイドウォール５４
を形成した後、ゲート電極５２及びサイドウォール５４
をマスクとして砒素（Ａｓ）をイオン注入してＮ⁺領域
５３を形成する（図４（ｂ）参照）。

【０００５】一方、近年ゲート長がサブハーフミクロ
ン、クォータミクロン及びこれ以下の微細ＭＯＳトラン
ジスタでは耐圧を確保するための実効チャネル長の確保
が難しく、さらに電界緩和も積極的に施さないと実現で
きない状態にあり、Ｎ型ＭＯＳトランジスタだけでなく
Ｐ型ＭＯＳトランジスタにもＬＤＤ構造が必要となって
きている。

【０００６】

【発明が解決しようとする課題】ところで、図４（ｃ）
に示すように、ＬＤＤ構造のＭＯＳトランジスタの実効
チャネル長５８は、ゲート電極５２をマスクとした低濃
度領域（Ｎ^-またはＰ^-）の不純物のイオン注入とその拡
散によって、チャネルと低濃度領域（Ｎ^-またはＰ^-）の
境界５６と低濃度領域（Ｎ^-またはＰ^-）と高濃度領域
（Ｎ⁺またはＰ⁺）との境界５７の位置で一義的に決定さ
れる。尚、図中５９は低濃度領域（Ｎ^-またはＰ^-）の領
域長である。

【０００７】このため、特にＰ型ＭＯＳトランジスタで
は、不純物の拡散係数が大きいため実効チャネル長を大
きく確保することには不利であった。

【０００８】さらに、Ｐ型ＭＯＳトランジスタでは、拡
散係数の大きなボロン（Ｂ）をＰ^-領域及びＰ⁺領域の不
純物として用いているため、Ｐ^-領域だけでなくＰ⁺領域
も含めてその長さや位置をより厳密に制御することが難
しかった。

【０００９】また、サイドウォール幅とＰ^-（Ｎ^-）領域
及びＰ⁺（Ｎ⁺）領域の不純物拡散、すなわち熱処理工程
によって、Ｐ^-（Ｎ^-）領域の領域長が決まってしまい、
Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの構
造的な設計バランスをとることは難しかった。

【００１０】これらの問題を解決するため、Ｐ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタの各々の低濃度
領域（Ｐ^-またはＮ^-）近傍に他導電型不純物をパンチス
ルーストッパーとしてそれぞれ適正量導入したり、ある
いはソース、ドレイン方向のチャネル内不純物プロファ
イルを変調させるといった方法が提案されているが、工
程数が増加したり、デバイスの設計パラメータがより複
雑になるといった別の問題が存在するなどの難点があっ
た。

【００１１】この発明は、上述した従来の問題点を解消
するためになされたものにして、ＬＤＤ構造のＭＯＳト
ランジスタにおいて、低濃度領域（Ｐ^-またはＮ^-）の領
域長及びチャネルと低濃度領域（Ｐ^-またはＮ^-）の境界
位置をより広範囲に設定することができるＭＯＳトラン
ジスタの製造方法を提供することをその目的とする。

【００１２】さらに、この発明は、ＬＤＤ構造のＰ型Ｍ
ＯＳトランジスタ、Ｎ型ＭＯＳトランジスタによって構
成されたＣＭＯＳ素子の低濃度領域（Ｐ^-またはＮ^-）の
領域長及びチャネルと低濃度領域（Ｐ^-またはＮ^-）の境
界位置に関して、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳ
トランジスタのそれぞれを独立に設計できるＣＭＯＳの
製造方法を提供する。

【００１３】

【課題を解決するための手段】この発明の第１の発明
は、一導電型の半導体基板上にゲート絶縁膜を介してゲ
ート電極を設けた後、このゲート電極の側壁に第１のサ
イドウォールを形成する工程と、上記ゲート電極及び第
１のサイドウォールをマスクとして前記半導体基板に他
導電型の不純物を導入し、第１の他導電型不純物領域を
形成する工程と、上記第１のサイドウォールの側壁に積
層して第２のサイドウォールを形成する工程と、上記ゲ
ート電極、第１、第２のサイドウォールをマスクとし
て、前記半導体基板に他導電型の不純物を導入し、上記
第１の他導電型不純物領域よりも高い不純物濃度を有す
る第２の他導電型不純物領域を形成する工程と、を備え
てなることを特徴とする。

【００１４】さらに、上記第１のサイドウォールは、酸
化膜または窒化膜等の絶縁膜をエッチバックにより、幅
１００ないし１０００Åに形成され、上記第２のサイド
ウォールは、酸化膜または窒化膜等の絶縁膜あるいはポ
リシリコン等の半導体膜をエッチバックにより幅５００
ないし２０００Åに形成するとよい。

【００１５】また、上記第１、第２の他導電型不純物領
域は、ＢＦ₂イオンを３０ｋｅＶ以下のエネルギーでイ
オン注入し、その活性化を８００℃以下の温度にて行う
ことにより形成することができる。

【００１６】また、この発明の第２の発明は、一導電型
の半導体基板上にゲート絶縁膜を介してゲート電極を設
けた後、このゲート電極が形成された主表面を覆う第１
の薄膜を形成する工程と、上記ゲート電極及び第１の薄
膜をマスクとして上記半導体基板に他導電型の不純物を
導入し、第１の他導電型不純物領域を形成する工程と、
上記ゲート電極の側壁にサイドウォールを形成する工程
と、上記ゲート電極及びサイドウォールをマスクとして
上記半導体基板に他導電型の不純物を導入し、上記第１
の他導電型不純物領域よりも高い不純物濃度を有する第
２の他導電型不純物領域を形成する工程と、を備えてな
ることを特徴とする。

【００１７】上記第１の薄膜は、酸化膜または窒化膜等
の絶縁膜にて、膜厚１００ないし１０００Åに形成さ
れ、上記サイドウォールは、酸化膜または窒化膜等の絶
縁膜あるいはポリシリコン等の半導体膜をエッチバック
により幅５００ないし２０００Åに形成するとよい。

【００１８】また、上記第１、第２の他導電型不純物領
域は、ＢＦ₂イオンを３０ｋｅＶ以下のエネルギーでイ
オン注入し、その活性化を８００℃以下の温度にて行う
ことにより形成することができる。

【００１９】また、この発明の第３の発明は、第１また
は第２の発明の方法によりＰ型のＭＯＳ型半導体装置を
半導体基板に形成するとともに、上記半導体基板にゲー
ト電極をマスクとして第１のＮ型の不純物領域を形成し
た後、ゲート電極にサイドウォールを形成し、ゲート電
極及びサイドウォールをマスクとしてＮ型不純物を導入
し、上記第１のＮ型の不純物領域よりも高い不純物濃度
を有する第２のＮ型不純物領域を形成することにより、
ＣＭＯＳ半導体を製造することを特徴とする。

【００２０】

【作用】上記第１の発明によれば、第１と第２のサイド
ウォールによってチャネルと低濃度領域の境界位置およ
び低濃度領域の領域長をより広範囲に且つ適正に設定す
ることができる。

【００２１】上記第２の発明によれば、第１の薄膜と第
１のサイドウォールによってチャネルと低濃度領域の境
界位置および低濃度領域の領域長をより広範囲に且つ適
正に設定することができる。

【００２２】また、第３の発明によれば、ＬＤＤ構造の
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタによ
って構成されたＣＭＯＳ素子の低濃度領域の領域長およ
びチャネルと低濃度領域の境界位置に関して、Ｐ型ＭＯ
ＳトランジスタとＮ型ＭＯＳトランジスタのそれぞれを
独立に設計できるＣＭＯＳの製造方法を提供することが
できる。

【００２３】

【実施例】以下、この発明の実施例を図面を参照して説
明する。この発明の第１の実施例につき図１を参照して
説明する。図１に示す実施例は、第１と第２のサイドウ
ォール１３，１５によってチャネル／低濃度領域（Ｐ^-
またはＮ^-）の境界位置および低濃度領域（Ｐ^- または
Ｎ^-）の領域長をより広範囲に設定できるＬＤＤ構造の
ＭＯＳトランジスタの製造方法である。

【００２４】図１に示すように、シリコン基板１０上に
ゲート酸化膜１１及びポリシリコンからなるゲート電極
１２を形成する（図１（ａ）参照）。そして、ＣＶＤ法
により基板１３上にシリコン酸化膜（ＳｉＯ₂）、窒化
膜（Ｓｉ₃Ｎ₄）などの絶縁膜を堆積し、この絶縁膜をエ
ッチングバックしてゲート電極１２の側壁に第１のサイ
ドウォール１３を形成し、これをマスクとして所定導電
型の不純物をイオン注入し、低濃度領域（Ｐ^- またはＮ
^-）領域１４を形成する（図１（ｂ）参照）。さらに、
同様にして第２のサイドウォール１５を形成し、これを
マスクとしてイオン注入によって高濃度領域（Ｐ⁺また
はＮ⁺）領域１６を形成する（図１（ｃ）参照）。これ
らを炉中アニールにより活性化し、ＬＤＤ構造のＭＯＳ
トランジスタが形成される（図１（ｄ）参照）。

【００２５】上述したように、第１のサイドウォール１
３は酸化膜や窒化膜等の絶縁膜をエッチバックしたもの
であり、そのサイドウォール幅は絶縁膜の膜厚によって
制御する。また、第２のサイドウォール１５には、酸化
膜や窒化膜等の絶縁膜だけでなくポリシリコン等の半導
体膜をエッチバックしたものであっても構わない。また
そのサイドウォール幅はその膜厚によって制御する。

【００２６】そして、第１のサイドウォール１３の幅は
Ｐ^- （Ｎ^-）領域１４のチャネルへの横方向の拡がりを
解消し、実効チャネル長をゲート電極寸法と同じかそれ
以上に大きくすることを可能にするものである。この第
１のサイドウォール１３の幅は厳密には、Ｐ^- （Ｎ^-）
注入際のイオン注入エネルギーとドーズ量等の条件や後
工程の熱拡散を含めて適正値を選択して設定する必要が
ある。しかし、少なくとも１００Å以上の幅がなければ
その効果は確認できない。

【００２７】また、拡散係数の大きなＰ^- 領域１４のボ
ロン（Ｂ）を炉中アニール８５０〜９００℃で活性化す
るような場合には、ボロンのチャネル方向拡散が最大で
０．１μｍ程度になるため、実効チャネル長の確保に
は、第１のサイドウォール１３の幅として最大１０００
Åが必要になる。

【００２８】一方、第２のサイドウォール１５の幅に
は、電界緩和のためのＰ^- （Ｎ^-）領域１４の領域長と
Ｐ⁺（Ｎ⁺）領域１６の横方向拡がりとの和に相当する
寸法が必要になる。電界緩和のためのＰ^- （Ｎ^-）領域
長は、電源電圧やゲート長によって異なるが、サブハー
フμｍ以降の微細ＭＯＳトランジスタでは少なくとも
０．０５〜０．１０μｍ程度必要になる。このため、第
２のサイドウォール１５幅として、少なくとも５００Å
以上がＰ^- （Ｎ^-）領域１４の領域長の確保に必要であ
る。

【００２９】また、Ｐ⁺（Ｎ⁺）領域１６はそのピーク
濃度が、１×１０²⁰ないし１×１０²¹（１／ｃｍ³）と
非常に高いため、注入自信と拡散によって横方向に拡が
る。拡散係数の大きなＰ⁺領域１６のボロンを炉中アニ
ール８５０〜９００℃で活性化するような場合には、ボ
ロンのチャネル方向への拡がりが最大で０．２μｍ程度
になるためＰ^- 領域長の確保には第２のサイドウォール
１５の幅として最大２０００Åが必要になる。

【００３０】以上のように、第１と第２のサイドウォー
ル１３，１５によってチャネル／Ｐ^- （Ｎ^-）領域の境
界位置およびＰ^- （Ｎ^-）領域長をより広範囲にまた適
正に設定することができる。

【００３１】さらに、集積度を考慮してサイドウォール
寸法の小さいＰ型ＭＯＳトランジスタを製造するために
は、Ｐ^- 領域１４とＰ⁺領域１６の横方向拡がりを抑え
ることが必須になる。

【００３２】特に、濃度の高いＰ⁺領域１６の横方向拡
がりを抑えることが難しいが、注入の低エネルギー化と
低温化による拡散抑制を行えば、第１と第２のサイドウ
ォール１３、１５の幅を最小に抑えることができる。

【００３３】表１にＢＦ₂注入エネルギーとアニール温
度を変えた場合のＰ⁺（ボロン）領域の横方向の広がり
を測定した結果を示す。

【００３４】

【表１】（ドーズ量は１×１０¹⁵／ｃｍ²）

【００３５】表１に示すように、ＢＦ₂の注入エネルギ
ーが３０ｋｅＶ以下でアニール温度が８００℃以下にな
るとＰ⁺（ボロン）領域の横方向の拡がりが殆どなくな
ることが判る。

【００３６】このようなＰ⁺領域１６の形成条件を用い
ることにより、濃度の低いＰ^- 領域１４の場合にはさら
に横方向拡がりが抑えられる。このため、第１および第
２のサイドウォール１３、１５の幅に考慮しておかなけ
ればならないＰ^- 領域１４とＰ⁺領域１６の横方向拡が
り寸法が非常に小さくなり、現実的なサイドウォール幅
でＬＤＤ構造のＰ型ＭＯＳトランジスタを製造できる。

【００３７】次に、この発明の第２の実施例につき図２
を参照して説明する。なお、第１の実施例と同一部分に
は同一符号を付す。

【００３８】この図２に示す実施例は、第１の薄膜２１
と第１のサイドウォール２２とによってチャネル／低濃
度領域（Ｐ^- またはＮ^-）の境界位置および低濃度領域
（Ｐ^- またはＮ^-）領域長をより広範囲に設定できるＬ
ＤＤ構造のＭＯＳトランジスタの製造方法である。

【００３９】前述の第１の実施例と同様にゲート電極１
２を形成する（図２（ａ）参照。）そして、このゲート
電極１２が形成された基板１０の主表面を覆う側壁に第
１の薄膜２１を形成し、これをマスクとしてイオン注入
によりＰ^- （Ｎ^-）領域１４を形成する（図２（ｂ）参
照）。

【００４０】さらに、ゲート電極１２側壁に前述の第１
の実施例と同様にして積層して形成した第１のサイドウ
ォール２５をマスクにしてＰ⁺（Ｎ⁺）領域１６を形成
する（図２（ｃ）参照）。そして、これらを炉中アニー
ルで活性化し、ＬＤＤ構造のＭＯＳトランジスタが形成
される（図２（ｄ）参照）。

【００４１】上記第１の薄膜２１は熱酸化膜、ＣＶＤ酸
化膜や窒化膜等の絶縁膜であり、第１のサイドウォール
２２は酸化膜や窒化膜等の絶縁膜あるいはポリシリコン
等の半導体膜をエッチバックしたものである。

【００４２】この第１の薄膜２１はＰ^- （Ｎ^-）領域１
４のチャネルへの横方向拡がりを解消し実効チャネル長
をゲート電極寸法と同じかその以上に大きくすることを
可能にするものである。そして、その膜厚は第１実施例
の場合と同様に１００〜１０００Åである。

【００４３】また、第１のサイドウォール２２の幅は電
界緩和のためのＰ^- （Ｎ^-）領域長とＰ⁺（Ｎ⁺）領域
１６の横方向拡がりとの和に相当する寸法が必要であ
り、第１実施例の場合と同様に５００〜２０００Åであ
る。

【００４４】以上のように、第１の薄膜２１と第１のサ
イドウォール２２を用いた本実施例においてもチャネル
／Ｐ^- （Ｎ^-）境界位置およびＰ^- （Ｎ^-）領域長をよ
り広範囲にまた適正に設定することができる。

【００４５】次に、この発明を用いてＣＭＯＳトランジ
スタを製造する実施例を図３に示す。この図３は、前述
の第２実施例と従来の方法を組み合わせることによっ
て、チャネル／Ｐ^- （Ｎ^-）境界位置およびＰ^-
（Ｎ^-）領域長に関してＰ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタをそれぞれ独立に設計できるＣＭＯ
Ｓの製造方法である。

【００４６】Ｓｉ（１００）基板１０にＰウェル領域３
０、Ｎウェル領域３１および素子分離用のフィールド酸
化膜３２を形成後、膜厚１００Åのゲート酸化膜３３お
よび膜厚３０００Åのポリシリコンゲート電極３４、３
５を形成する。ゲート酸化膜３３はドライ酸化により形
成し、ポリシリコンゲート電極３４、３５はノンドープ
でありＬＰＣＶＤ法によって成膜後パターニングし形成
した。ポリシリコンゲート電極３４、３５のゲート長は
０．２５〜１．２μｍである。

【００４７】この状態で、Ｎ型ＭＯＳトランジスタに対
してゲート電極３５をマスクにしてＡｓイオンを３０ｋ
ｅＶ、ドーズ量１×１０¹³（１／ｃｍ²）で注入し、Ｎ
^-領域３６を形成する（図３（ａ）参照）。

【００４８】次に図３（ｂ）のように、ＬＰＣＶＤ法に
よって高温酸化膜（ＨＴＯ）３７を３００Å形成する。
そして、Ｐ型ＭＯＳトランジスタに対してゲート電極３
４を覆っている高温酸化膜３７をマスクにしてＢＦ₂イ
オンを６０ｋｅＶ、１５×１０¹³（１／ｃｍ²）で注入
し、Ｐ^-領域３８を形成する。

【００４９】その後ＬＰＣＶＤ法によってノンドープポ
リシリコン３９を１５００Å成膜し、さらにエッチバッ
クしてサイドウォール４１を形成した。サイドウォール
４１の幅は、ほぼ１５００Åになった。

【００５０】この後、Ｎ型ＭＯＳトランジスタのソース
／ドレイン領域に対してＡｓイオンを５０ｋｅＶ、ドー
ズ量６×１０¹⁵（１／ｃｍ²）で注入し、Ｎ⁺領域４２
を形成する。このときＮ型ＭＯＳトランジスタのノンド
ープポリシリコンゲート３５にもＡｓイオンが注入され
る（図３（ｄ）参照）。

【００５１】次に、Ｐ型ＭＯＳトランジスタのソース／
ドレイン領域に対してＢＦ₂イオンを１５ｋｅＶ、３×
１０¹⁵（１／ｃｍ²）で注入し、Ｐ⁺領域４３を形成す
る。このときＰ型ＭＯＳトランジスタのノンドープポリ
シリコンゲートにもＢＦ₂イオンが注入される（図３
（ｄ）参照）。

【００５２】そして、層間絶縁膜４４をＣＶＤ法で堆積
した後、８５０℃の温度で３０分の窒素（Ｎ₂）雰囲気
中でのアニールをおこないＰ^-，Ｎ^-，Ｐ⁺，Ｎ⁺領域
を活性化させる。

【００５３】最後に、コンタクトホールを開孔後、Ａｌ
電極４５を形成し、フォーミングガス中でシンター処理
を行いプロセスを終了する（図３（ｅ）参照）。

【００５４】以上のプロセスで作成したＬＤＤ構造のＭ
ＯＳトランジスタについてゲート長依存性から実効チャ
ネル長を測定した。また、同じ熱プロセスで作成したＳ
Ｄ構造のＭＯＳトランジスタからＰ⁺，Ｎ⁺領域の横方
向拡散長を求め、ＬＤＤとＳＤ構造の違いからＰ^-，Ｎ
^-領域長を求めた。ＬＤＤ構造のＭＯＳトランジスタに
おいて、チャネル／Ｎ^-境界およびはチャネル／Ｐ^-境
界ゲート電極端部よりも約０．０５μｍ内側にあり、実
効チャネル長の等しいことが判った。

【００５５】また、Ｐ^-、Ｎ^-領域長についても０．１
１±０．０２μｍの範囲であり、ほぼ同じ寸法に形成で
きた。

【００５６】以上のように、Ｐ型ＭＯＳトランジスタに
対してゲート電極を覆っている高温酸化膜３７をマスク
にしてＢＦ₂イオンを注入してＰ^-領域３８を形成する
ことにより、ゲート電極をマスクにＡｓイオン注入して
Ｎ^-領域３６を形成した場合と同等の実効チャネル長が
得られるようになった。また、Ｐ^-，Ｎ^-領域長につい
ても同等値が得られ、不純物による拡散係数の違いを解
消し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを
それぞれ独立に設計できるＣＭＯＳの製造方法が確かめ
られた。

【００５７】なお上述した第３の実施例は、Ｐ型ＭＯＳ
トランジスタの製造を第２の実施例を用いて製造した
が、第１の実施例を用いて製造することもできる。

【００５８】

【発明の効果】以上説明したように、この発明によれ
ば、ＬＤＤ構造のＭＯＳトランジスタに対して、Ｐ^-
（Ｎ^-）領域長およびチャネル／Ｐ^- （Ｎ^-）境界位置
をより広範囲に設定できる製造方法を提供することがで
きる。

【００５９】また、ＬＤＤ構造のＰ型ＭＯＳトランジス
タとＮ型ＭＯＳトランジスタによって構成されたＣＭＯ
Ｓ素子のＰ^- （Ｎ^-）領域長およびチャネル／Ｐ^- （Ｎ
^-）境界位置に関して、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタのそれぞれを独立に設計できるＣＭＯＳ
の製造方法を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を工程別に示す概略断
面図である。

【図２】この発明の第２の実施例を工程別に示す概略断
面図である。

【図３】この発明の第３の実施例を工程別に示す概略断
面図である。

【図４】従来のＬＤＤ構造のＭＯＳトランジスタの製造
方法を示す概略断面図である。

【符号の説明】

１０シリコン基板１１ゲート酸化膜１２ゲート電極１３第１のサイドウォール１４低濃度領域（Ｐ^- またはＮ^-）１５第２のサイドウォール１６高濃度領域（Ｐ⁺またはＮ⁺）

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板上にゲート絶縁膜
を介してゲート電極を設けた後、このゲート電極の側壁
に第１のサイドウォールを形成する工程と、上記ゲート
電極及び第１のサイドウォールをマスクとして前記半導
体基板に他導電型の不純物を導入し、第１の他導電型不
純物領域を形成する工程と、上記第１のサイドウォール
の側壁に積層して第２のサイドウォールを形成する工程
と、上記ゲート電極、第１、第２のサイドウォールをマ
スクとして、上記半導体基板に他導電型の不純物を導入
し、上記第１の他導電型不純物領域よりも高い不純物濃
度を有する第２の他導電型不純物領域を形成する工程
と、を備えてなるＭＯＳ型半導体装置の製造方法。
【請求項２】上記第１のサイドウォールは、酸化膜ま
たは窒化膜等の絶縁膜をエッチバックにより、幅１００
ないし１０００Åに形成され、上記第２のサイドウォー
ルは、酸化膜または窒化膜等の絶縁膜あるいはポリシリ
コン等の半導体膜をエッチバックにより幅５００ないし
２０００Åに形成されてなることを特徴とする請求項１
に記載のＭＯＳ型半導体装置の製造方法。
【請求項３】上記第１、第２の他導電型不純物領域
は、ＢＦ₂イオンを３０ｋｅＶ以下のエネルギーでイオ
ン注入し、その活性化を８００℃以下の温度にて行うこ
とにより形成されることを特徴とする請求項１または２
に記載のＭＯＳ型半導体装置の製造方法。
【請求項４】請求項１ないし３のいずれかの方法によ
りＰ型のＭＯＳ型半導体装置を半導体基板に形成すると
ともに、上記半導体基板にゲート電極をマスクとして第
１のＮ型の不純物領域を形成した後、ゲート電極にサイ
ドウォールを形成し、ゲート電極及びサイドウォールを
マスクとしてＮ型不純物を導入し、上記第１のＮ型の不
純物領域よりも高い不純物濃度を有する第２のＮ型不純
物領域を形成することを特徴とするＣＭＯＳ型半導体装
置の製造方法。
【請求項５】一導電型の半導体基板と、この半導体基
板上にゲート絶縁膜を介して設けられたゲート電極と、
このゲート電極とこのゲート電極の側壁に形成された第
１のサイドウォールをマスクとして上記半導体基板に他
導電型の不純物を導入して形成された低濃度の他導電型
不純物領域と、上記第１のサイドウォールの側壁に積層
して形成された第２のサイドウォール、上記ゲート電極
及び第２のサイドウォールをマスクとして上記半導体基
板に他導電型の不純物を導入して形成された高濃度の他
導電型不純物領域と、からなることを特徴とするＭＯＳ
型半導体装置。
【請求項６】一導電型の半導体基板上にゲート絶縁膜
を介してゲート電極を設けた後、このゲート電極が形成
された主表面を覆う第１の薄膜を形成する工程と、上記
ゲート電極及び第１の薄膜をマスクとして上記半導体基
板に他導電型の不純物を導入し、第１の他導電型不純物
領域を形成する工程と、上記ゲート電極の側壁にサイド
ウォールを形成する工程と、上記ゲート電極及びサイド
ウォールをマスクとして上記半導体基板に他導電型の不
純物を導入し、上記第１の他導電型不純物領域よりも高
い不純物濃度を有する第２の他導電型不純物領域を形成
する工程と、を備えてなるＭＯＳ型半導体装置の製造方
法。
【請求項７】上記第１の薄膜は、酸化膜または窒化膜
等の絶縁膜にて、膜厚１００ないし１０００Åに形成さ
れ、上記サイドウォールは、酸化膜または窒化膜等の絶
縁膜あるいはポリシリコン等の半導体膜をエッチバック
により幅５００ないし２０００Åに形成されてなること
を特徴とする請求項６に記載のＭＯＳ型半導体装置の製
造方法。
【請求項８】上記第１、第２の他導電型不純物領域
は、ＢＦ₂イオンを３０ｋｅＶ以下のエネルギーでイオ
ン注入し、その活性化を８００℃以下の温度にて行うこ
とにより形成されることを特徴とする請求項６または７
に記載のＭＯＳ型半導体装置の製造方法。
【請求項９】請求項６ないし８のいずれかの方法によ
りＰ型のＭＯＳ型半導体装置を半導体基板に形成すると
ともに、上記半導体基板にゲート電極をマスクとして第
１のＮ型の不純物領域を形成した後、ゲート電極にサイ
ドウォールを形成し、ゲート電極及びサイドウォールを
マスクとしてＮ型不純物を導入し、上記第１のＮ型の不
純物領域よりも高い不純物濃度を有する第２のＮ型不純
物領域を形成することを特徴とするＣＭＯＳ型半導体装
置の製造方法。
【請求項１０】一導電型の半導体基板と、この半導体
基板上にゲート絶縁膜を介して設けられたゲート電極
と、このゲート電極が形成された主表面を覆う第１の薄
膜をマスクとして上記半導体基板に他導電型の不純物を
導入し形成された低濃度の他導電型不純物領域と、上記
ゲート電極の側壁に形成されたサイドウォールと上記ゲ
ート電極をマスクとして上記半導体基板に他導電型の不
純物を導入して形成された高濃度の他導電型不純物領域
と、からなるからなることを特徴とするＭＯＳ型半導体
装置。