KR20030059452A - 이중 스페이서 구조를 가지는 트랜지스터의 제조 방법 - Google Patents

Abstract

본 발명은 이중 스페이서 구조를 가지는 트랜지스터의 제조 방법에 관한 것으로서, 게이트 유발 드레인 누설 효과에 의한 트랜지스터의 누설을 개선하기 위한 것이다. 본 발명은 제1 스페이서 측벽에 제2 스페이서를 형성한 후 소스/드레인 영역을 형성하기 때문에, 후속 열처리 공정을 통하여 소스/드레인 영역이 확산되더라도 게이트와 겹쳐지는 부분이 종래에 비하여 훨씬 줄어들게 되어 트랜지스터의 단채널 효과를 억제하면서 게이트 유발 드레인 누설 효과를 발생시키는 지역을 최소화시켜 안정적인 트랜지스터를 구현할 수 있다.

Description

이중 스페이서 구조를 가지는 트랜지스터의 제조 방법 {METHOD FOR FABRICATING TRANSISTOR HAVING DOUBLE SPACER STRUCTURE}

본 발명은 반도체 집적회로 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 이중 스페이서 구조를 가지는 트랜지스터의 제조 방법에 관한 것이다.

잘 알려진 바와 같이, 반도체 집적회로 소자는 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 단위 트랜지스터로 채용하며, 수 많은 단위 트랜지스터들을 동일한 소자 내에 형성시켜 집적회로를 구현한다. 종래의 트랜지스터는 보통 저농도 도핑 영역(lightly doped drain: LDD)을 가지는 구조로 형성되는데, 게이트의 가장자리와 고농도로 도핑된 소스/드레인 영역의 가장자리가 서로 겹치도록 형성되는 것이 일반적이다. 이 때, 겹치는 부분에서 게이트 유발 드레인 누설(gate induced drain leakage; GIDL) 효과가 나타나며, 겹치는 부분의 면적이 넓으면 넓을수록 누설이 심하게 유발된다.

종래의 일반적인 트랜지스터 구조가 도 1에 도시되어 있다. 도 1을 참조하여 종래의 트랜지스터(10) 제조 방법을 설명하면, 먼저 실리콘 기판 위에 웰 영역(11)을 형성한 후 채널 이온주입을 실시한다. 그리고 나서, 게이트 산화막(12)과 게이트(13)를 형성한 후 저농도 도핑 영역(15)을 형성하기 위한 이온주입을 실시하여 트랜지스터의 유효 채널 길이(a₁, effective channel length)를 결정한다. 이후, 트랜지스터의 단채널 효과(short channel effect)를 억제시키기 위해 할로(halo) 이온주입을 실시한 후 게이트 측벽에 스페이서(14)를 형성한다. 이어서, 소스/드레인 영역(16)을 형성하기 위한 이온주입을 실시한 후 후속 열처리 공정을 진행하여 소스/드레인 영역(16)을 활성화시킨다.

이러한 후속 열처리 과정에 의하여 소스/드레인 영역(16)과 게이트(13)가 겹치는 부분(c₁)이 형성되고, 이 부분에서 게이트 유발 드레인 누설 효과가 나타나 트랜지스터의 누설을 유발시킨다. 이러한 효과는 소자의 특성 중의 하나인 대기 전류 레벨(standby current level)을 증가시켜 소자 및 제품의 특성을 저하시킨다. 이와 같은 현상은 특히 단채널 효과를 억제시키기 위한 할로 이온주입 적용시 더욱 심화된다. 종래에는 이러한 현상을 감소시키기 위하여 이온주입 조건, 스페이서 폭, 후속 열처리 공정 조건 등을 최적화해야 하는 어려움을 지니고 있었다.

본 발명은 상술한 종래기술의 현안 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 게이트 유발 드레인 누설 효과에 의한 트랜지스터의 누설을 개선할 수 있는 트랜지스터의 제조 방법을 제공하고자 하는 것이다.

도 1은 종래기술에 따라 제조되는 트랜지스터의 단면도이다.

도 2는 본 발명의 실시예에 따라 제조되는 트랜지스터의 단면도이다.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타내는 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

10, 20: 트랜지스터11, 21: 웰 영역

12, 22: 게이트 산화막13, 23: 게이트

14, 24, 26: 스페이서15, 25: 저농도 도핑 영역

16, 27: 소스/드레인 영역28: 분리 산화막

a₁, a₂: 유효 채널 길이b₁, b₂: 저농도 도핑 영역

c₁, c₂: 게이트 유발 드레인 누설(GIDL) 효과 유발 지역

이러한 목적을 달성하기 위하여, 본 발명은 이중 스페이서 구조를 가지는 트랜지스터의 제조 방법을 제공한다.

본 발명에 따른 트랜지스터의 제조 방법은, 실리콘 기판에 제1 도전형의 웰 영역을 형성하는 단계와, 실리콘 기판에 채널 이온주입을 실시하는 단계와, 실리콘 기판 위의 소정 영역에 게이트 산화막을 형성하는 단계와, 게이트 산화막 위에 게이트를 형성하는 단계와, 게이트의 측벽에 제1 스페이서를 형성하는 단계와, 게이트의 양쪽 가장자리의 웰 영역에 이온주입을 실시하여 제2 도전형의 저농도 도핑영역을 형성하는 단계와, 제1 스페이서의 측벽에 제2 스페이서를 형성하는 단계와, 저농도 도핑 영역에 인접하여 웰 영역에 이온주입을 실시하여 제2 도전형의 소스/드레인 영역을 형성하는 단계와, 소스/드레인 영역을 활성화시키기 위하여 열처리 공정을 실시하는 단계를 포함한다.

본 발명에 따른 트랜지스터의 제조 방법은 저농도 도핑 영역의 형성 단계 후 또는 전에 단채널 효과를 억제시키기 위한 할로 이온주입을 실시하는 단계를 더 포함할 수 있으며, 제2 스페이서의 형성 단계는 산화막을 증착하는 단계와 산화막을 전면 식각하는 단계로 이루어질 수 있고, 열처리 공정은 튜브 열처리 공정인 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2는 본 발명의 방법에 의하여 제조되는 트랜지스터의 단면도이다. 도 2에 도시된 바와 같이, 트랜지스터(20)는 이중 스페이서(24, 26) 구조를 갖는다. 또한, 소스/드레인 영역(27)과 게이트(23)가 겹치는 부분(c₂)이 종래에 비하여 훨씬 줄어들고, 트랜지스터의 유효 채널 길이(a₂)가 증가한다. 이러한 구조의 트랜지스터 제조 방법에 대하여 도 3a 내지 도 3g를 참조하여 설명한다.

먼저, 도 3a에 도시된 바와 같이 실리콘 기판에 분리 산화막(28)과 웰 영역(21)을 형성하고, 도 3b에 도시된 바와 같이 트랜지스터가 형성될 지역에 채널 이온주입을 실시한다. 이어서, 도 3c에 도시된 바와 같이 게이트 산화막(22)과 게이트(23)를 형성한 후, 산화막 증착 및 전면 식각을 통하여 게이트(23) 측벽에 제1 스페이서(24)를 형성한다. 계속해서, 도 3d에 도시된 바와 같이 저농도 도핑 영역(25)을 형성하기 위한 이온주입을 실시하고, 도 3e에 도시된 바와 같이 단채널 효과를 억제시키기 위한 할로 이온주입을 실시한다.

그리고 나서, 도 3f에 도시된 바와 같이 제1 스페이서(24)의 측벽에 제2 스페이서(26)를 형성한다. 제2 스페이서(26) 역시 산화막 증착 및 전면 식각에 의하여 형성한다. 제2 스페이서(26)를 형성하기 위하여 산화막을 증착할 때, 열효과에 의하여 저농도 도핑 영역(25)은 게이트(23) 쪽으로 약간 확산된다. 이어서, 소스/드레인 영역(27)을 형성하기 위한 이온주입을 실시한다.

이후, 후속 열처리 공정을 통하여 소스/드레인 영역(27)을 활성화시킨다. 따라서, 저농도 도핑 영역(25)과 소스/드레인 영역(27)은 도 3g에 도시된 바와 같이 옆으로 확산된다. 그러나, 종래와 달리, 제2 스페이서(26)가 형성된 후 소스/드레인 영역(27)이 형성되기 때문에, 후속 열처리 공정을 통하여 소스/드레인 영역(27)이 확산되더라도 게이트(23)와 겹쳐지는 부분(c₂)은 종래에 비하여 훨씬 줄어들게 된다.

이상 설명한 실시예에서는 제1 스페이서(24)를 형성한 후 저농도 도핑 영역(25)을 형성하기 위한 이온주입 공정과 할로 이온주입 공정을 실시한다. 이와 달리, 저농도 도핑 영역을 형성하기 위한 이온주입을 먼저 실시하고, 이후 제1 스페이서를 형성한 후 할로 이온주입을 실시할 수 있으며, 또는 할로 이온주입을 먼저 실시하고 제1 스페이서를 형성한 후 저농도 도핑 영역을 형성하기 위한 이온주입을 실시할 수도 있다. 할로 이온주입의 단계는 제조하고자 하는 트랜지스터의 형태에 따라 달라질 수 있다.

이상 설명한 바와 같이, 본 발명에 의한 트랜지스터 제조 방법은 트랜지스터의 단채널 효과를 억제하면서 게이트 유발 드레인 누설 효과를 발생시키는 지역을 최소화시켜 안정적인 트랜지스터를 구현할 수 있다. 특히 이중 스페이서 구조를 채택함으로써 충분한 스페이서 폭을 확보함으로써 소스/드레인 영역을 형성하기 위한 이온주입 단계 후 불안정한 급속 열처리 공정(rapid thermal process) 대신에 튜브 열처리 공정을 적용할 수 있으므로 안정적인 트랜지스터의 형성이 가능해진다. 본 발명에 의한 트랜지스터 및 그 제조 방법은 작은 채널 길이를 가지는 트랜지스터에 효율적으로 적용될 수 있으며, 고성능 및 고신뢰성의 트랜지스터 제조에 효과적이다.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (5)

1. 실리콘 기판에 제1 도전형의 웰 영역을 형성하는 단계;

   상기 실리콘 기판에 채널 이온주입을 실시하는 단계;

   상기 실리콘 기판 위의 소정 영역에 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막 위에 게이트를 형성하는 단계;

   상기 게이트의 측벽에 제1 스페이서를 형성하는 단계;

   상기 게이트의 양쪽 가장자리의 상기 웰 영역에 이온주입을 실시하여 제2 도전형의 저농도 도핑 영역을 형성하는 단계;

   상기 제1 스페이서의 측벽에 제2 스페이서를 형성하는 단계;

   상기 저농도 도핑 영역에 인접하여 상기 웰 영역에 이온주입을 실시하여 제2 도전형의 소스/드레인 영역을 형성하는 단계;

   상기 소스/드레인 영역을 활성화시키기 위하여 열처리 공정을 실시하는 단계를 포함하는 트랜지스터의 제조 방법.
2. 제 1 항에 있어서, 상기 저농도 도핑 영역의 형성 단계 후, 단채널 효과를 억제시키기 위한 할로 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
3. 제 1 항에 있어서, 상기 저농도 도핑 영역의 형성 단계 전, 단채널 효과를억제시키기 위한 할로 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서, 상기 제2 스페이서의 형성 단계는 산화막을 증착하는 단계와 상기 산화막을 전면 식각하는 단계로 이루어지는 것을 특징으로 하는 트랜지스터의 제조 방법.
5. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서, 상기 열처리 공정은 튜브 열처리 공정인 것을 특징으로 하는 트랜지스터의 제조 방법.