CN103390555B

CN103390555B - 金属氧化物半导体晶体管的制作方法

Info

Publication number: CN103390555B
Application number: CN201210139956.0A
Authority: CN
Inventors: 卜伟海; 康劲
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-05-08
Filing date: 2012-05-08
Publication date: 2015-12-09
Anticipated expiration: 2032-05-08
Also published as: CN103390555A

Abstract

本发明提供了一种金属氧化物半导体晶体管的制作方法，在源/漏层与沟道之间形成第二侧壁层，且在半导体衬底表面和源漏层之间形成空气埋层。在确保减小漏耗尽层扩展导致的漏电流的基础上，减小源漏寄生电容，并且减小了热预算。

Description

金属氧化物半导体晶体管的制作方法

技术领域

本发明涉及半导体器件制造技术，特别涉及一种金属氧化物半导体晶体管的制作方法。

背景技术

众所周知，采用与体硅类似的半导体衬底基体作为第一代硅衬底已经受到了多方面的挑战，于是提出半导体衬底基体中加入一层绝缘层，也就是绝缘体上硅（SOI，Silicon-On-Insulator）技术。如图1所示，以基于体硅100的SOI技术为例进行说明，SOI技术将体硅100分为三层，表面是一层很薄的顶层硅102(TopSilicon),用于制造半导体器件，顶层硅102的厚度从200埃到几微米，取决与不同的应用；顶层硅102下方是依托在体硅100上的绝缘埋层（buriedinsulatinglayer），这种绝缘埋层通常是二氧化硅，因此称为氧化埋层（BOX，BuriedOxide）101，BOX101的厚度范围约为几百到数千埃；BOX101下方是剩余的体硅部分。由于顶层硅102位于绝缘埋层上方也称为SOI。相比体硅100，由SOI作为硅衬底有如下优点，如能实现IC中半导体器件的介质隔离，无需采用阱的复杂隔离工艺，彻底消除在体硅100上制作MOS器件会出现的寄生闩锁效应；采用SOI技术制成的IC还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等，特别适用于低压低功耗IC的制造。

对SOI结构研究已有20多年的历史，发展了多种SOI制造技术，其中包括：键合（Bonding）、激光再结晶、注氧隔离（SIMOX,SeparationbyImplantedOxygen）、智能剥离（Smart-cut）以及最近发展起来的等离子浸没式离子注入技术（PIII）。当今半导体制造的趋势是不断减小SOI的厚度，以此SOI作为衬底，在SOI的器件面制作半导体器件，例如金属氧化物半导体（MOS）晶体管。

中国专利ZL200410101391.2提出了一种场效应晶体管的制备方法，下面以如图2所示的场效应晶体管，说明现有技术中基于SOI的MOS晶体管所存在的问题。

图2中，在体硅衬底01上形成有浅沟槽隔离（STI）02，将每个需要形成MOS器件的区域绝缘隔离开，该MOS器件包括栅极结构，其中栅极结构具有多晶硅栅04、位于多晶硅栅04顶部的硬掩膜层05、位于多晶硅栅04两侧的侧壁层06以及位于多晶硅栅04底部与体硅衬底01接触的栅氧化层03；该MOS器件还包括源漏区09和浅掺杂漏（LDD）区10。源漏区09绝大部分被“L”型BOX08包围，BOX08采用热氧化的方式形成，为使栅极下方的沟道区与体硅衬底01相连，源区和漏区的BOX08不能相连。

图2中的基于SOI的MOS晶体管，虽然BOX08呈“L”型，能够减小漏耗尽层扩展导致的漏电流，但是BOX08采用热氧化的方式形成，极高的热氧化温度会引入过多的热预算，而且由于BOX08一般为氧化层，导致源极或者漏极与衬底之间的寄生电容很大，影响器件的电学性能。

发明内容

有鉴于此，本发明解决的技术问题是：减小热预算以及减小源漏寄生电容。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明提供了一种金属氧化物半导体晶体管的制作方法，包括：

提供一具有浅沟槽隔离的半导体衬底，所述半导体衬底自下而上依次外延有锗硅层和单晶硅层；

形成栅极结构，所述栅极结构包括位于栅极两侧的第一侧壁层、位于栅极顶部的硬掩膜层以及位于栅极底部且与外延的单晶硅层接触的栅氧化层；

以所述硬掩膜层和第一侧壁层为遮挡，刻蚀外延的单晶硅层至锗硅层，形成位于源漏区域的凹槽；

沉积第二侧壁层材料并进行各向异性干法刻蚀，形成位于凹槽内部两侧的第二侧壁层；

在凹槽内部形成预定高度的阻挡材料，所述高度低于外延的单晶硅层的高度，以所述阻挡材料为遮挡进行刻蚀，去除未被阻挡材料覆盖的第二侧壁层；

去除阻挡材料之后，在所述凹槽内形成源漏层；

湿法刻蚀浅沟槽隔离至露出锗硅层；

湿法刻蚀显露出的锗硅层至栅极下方的沟道区域，形成金属氧化物半导体晶体管；

沉积层间介质层覆盖所述金属氧化物半导体晶体管，在半导体衬底表面和源漏层之间形成空气埋层。

形成源漏层之后，湿法刻蚀浅沟槽隔离至露出锗硅层之前，该方法进一步包括以栅极两侧的第一侧壁层为遮挡对源漏层进行浅掺杂漏LDD注入的步骤。

在LDD注入之后，湿法刻蚀浅沟槽隔离至露出锗硅层之前，该方法进一步包括在第一侧壁层的两侧形成第三侧壁层，以第一和第三侧壁层为遮挡，进行源漏注入的步骤。

湿法刻蚀浅沟槽隔离至露出锗硅层时，该方法进一步包括湿法去除所述硬掩膜层。

锗硅层的厚度为5～120纳米；单晶硅层的厚度为5～120纳米。

所述阻挡材料为光阻或者底部抗反射涂层或者无定形碳。

阻挡材料的上表面与外延的单晶硅层上表面之间的距离为5～30纳米。

去除未被阻挡材料覆盖的第二侧壁层采用各向同性的干法刻蚀或者湿法刻蚀。

在所述凹槽内形成源漏层的厚度为30～150纳米。

采用外延的方法形成源漏层，所述源漏层的材料为硅、碳化硅或者锗硅。

由上述的技术方案可见，本发明的MOS晶体管的制作方法，关键是在源/漏层与沟道之间形成第二侧壁层，且在半导体衬底表面和源漏层之间形成空气埋层。当漏极加高电压，漏耗尽层向源极扩展时，由于源/漏层与沟道之间第二侧壁层的阻挡，扩展减缓，从而减小漏耗尽层扩展导致的漏电流。在确保减小漏耗尽层扩展导致的漏电流的基础上，空气埋层替代了氧化埋层，较低的介电常数在很大程度上减小了源漏寄生电容。而且，第二侧壁层采用沉积方法形成，整个形成MOS晶体管的工艺温度都比较低，避免了现有技术热氧化带来的过多热预算问题。

附图说明

图1为现有技术中SOI的结构示意图。

图2为现有技术基于SOI的MOS晶体管的剖面结构示意图。

图3为本发明MOS晶体管制作方法的流程示意图。

图4至图12为本发明MOS晶体管制作的剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

本发明MOS晶体管制作方法方法的流程示意图如图3所示。下面结合图4至图12进行详细说明。该方法包括以下步骤：

步骤301、请参阅图4，提供一具有浅沟槽隔离42的半导体衬底41，所述半导体衬底41自下而上依次外延有锗硅层43和单晶硅层44；

本步骤中，所述半导体衬底41可以是现有技术中广泛应用的几种半导体材料，包括：硅、锗、硅锗合金、碳化硅、碳化硅锗合金以及其他Ⅲ主族元素和Ⅴ主族元素组成的半导体化合物。本发明的具体实施例中以硅为例进行说明。

外延形成的锗硅层43的厚度为5～120纳米；单晶硅层44的厚度为5～120纳米。一般来说锗硅层43较薄，可以根据需要的空气埋层的厚度确定。

步骤302、请参阅图5，形成栅极结构，所述栅极结构包括位于栅极45两侧的第一侧壁层46、位于栅极顶部的硬掩膜层47以及位于栅极底部且与外延的单晶硅层接触的栅氧化层48；

步骤303、请参阅图6，以所述硬掩膜层47和第一侧壁层46为遮挡，刻蚀外延的单晶硅层44至锗硅层43，形成位于源漏区域的凹槽49；

步骤304、请参阅图7，沉积第二侧壁层材料并进行各向异性干法刻蚀，形成位于凹槽内部两侧的第二侧壁层50；

由于该步骤是各向异性干法刻蚀，所以刻蚀只会在横方向上进行，而保留总方向上的第二侧壁层材料。

步骤305、请参阅图8，在凹槽49内部形成预定高度的阻挡材料51，所述高度低于外延的单晶硅层的高度，以所述阻挡材料为遮挡进行刻蚀，去除未被阻挡材料覆盖的第二侧壁层；

其中，阻挡材料可以为光阻、底部抗反射涂层或者无定形碳，最后需要去除。

阻挡材料是通过涂布或者沉积的方法覆盖上去的，因此阻挡材料未在凹槽内部形成预定高度之前，是完全覆盖图7结构表面的，经过回刻之后，才形成图8所示的高度。阻挡材料的上表面与外延的单晶硅层上表面之间的距离为5～30纳米，也就是说有一部分沟道的厚度是显露出来的，这样电荷可以从漏极经过沟道迁移至源极。

步骤306、请参阅图9，去除阻挡材料51之后，在所述凹槽内形成源漏层52；

在所述凹槽内形成源漏层52的厚度为30～150纳米，一般高于栅氧化层的高度。采用外延的方法形成源漏层，所述源漏层的材料为硅、碳化硅或者锗硅，本发明实施例以硅为例进行说明。

步骤307、请参阅图10，湿法刻蚀浅沟槽隔离42至露出锗硅层43；

步骤308、请参阅图11，湿法刻蚀显露出的锗硅层43至栅极下方的沟道区域，形成金属氧化物半导体晶体管；

之所以能够刻蚀锗硅层43的同时而不损伤硅，是因为锗硅层与硅层具有较高的选择比。

步骤309、请参阅图12，沉积层间介质层53覆盖所述金属氧化物半导体晶体管，在半导体衬底表面和源漏层之间形成空气埋层54。空气埋层54所对应区域即步骤308中刻蚀得到的区域。

至此，本发明基于SOI的MOS晶体管形成。

上述描述省略了LDD注入以及源漏注入的步骤，此为现有技术，具体可以在步骤306和步骤307之间加入：

形成源漏层之后，湿法刻蚀浅沟槽隔离至露出锗硅层之前，该方法进一步包括以栅极两侧的第一侧壁层为遮挡对源漏层进行浅掺杂漏LDD注入；在第一侧壁层的两侧形成第三侧壁层，以第一和第三侧壁层为遮挡，进行源漏注入。

湿法刻蚀浅沟槽隔离至露出锗硅层时，还可以湿法去除硬掩膜层。去除硬掩膜层，即打开栅极窗口，后续可以制作高介电系数金属栅极（High-kmetalgate，HKMG），此为现有技术在此不再赘述。在不影响器件功能的情况下，也可以保留该硬掩膜层。

综上，本发明的方法，在确保减小漏耗尽层扩展导致的漏电流的基础上，采用空气埋层54替代了氧化埋层，空气的介电常数接近于1，远远低于氧化层，因此可以减小源漏寄生电容。而且，第二侧壁层采用沉积方法形成，整个形成MOS晶体管的工艺温度都比较低，避免了现有技术热氧化带来的过多热预算问题。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种金属氧化物半导体晶体管的制作方法，包括：

去除阻挡材料之后，在所述凹槽内形成源漏层；

湿法刻蚀浅沟槽隔离至露出锗硅层；

2.如权利要求1所述的方法，其特征在于，形成源漏层之后，湿法刻蚀浅沟槽隔离至露出锗硅层之前，该方法进一步包括以栅极两侧的第一侧壁层为遮挡对源漏层进行浅掺杂漏LDD注入的步骤。

3.如权利要求2所述的方法，其特征在于，在LDD注入之后，湿法刻蚀浅沟槽隔离至露出锗硅层之前，该方法进一步包括在第一侧壁层的两侧形成第三侧壁层，以第一和第三侧壁层为遮挡，进行源漏注入的步骤。

4.如权利要求1所述的方法，其特征在于，湿法刻蚀浅沟槽隔离至露出锗硅层时，该方法进一步包括湿法去除所述硬掩膜层。

5.如权利要求1所述的方法，其特征在于，锗硅层的厚度为5～120纳米；单晶硅层的厚度为5～120纳米。

6.如权利要求1所述的方法，其特征在于，所述阻挡材料为光阻或者底部抗反射涂层或者无定形碳。

7.如权利要求1所述的方法，其特征在于，阻挡材料的上表面与外延的单晶硅层上表面之间的距离为5～30纳米。

8.如权利要求1所述的方法，其特征在于，去除未被阻挡材料覆盖的第二侧壁层采用各向同性的干法刻蚀或者湿法刻蚀。

9.如权利要求1所述的方法，其特征在于，在所述凹槽内形成源漏层的厚度为30～150纳米。

10.如权利要求1所述的方法，其特征在于，采用外延的方法形成源漏层，所述源漏层的材料为硅、碳化硅或者锗硅。