CN104425607A - 无结晶体管及其制作方法 - Google Patents

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Abstract

本发明提供一种无结晶体管及其制作方法，无结晶体管包括：基底；形成于基底上的鳍，鳍的顶部在垂直于鳍延伸方向的截面呈半圆形，鳍具有第一掺杂类型的掺杂离子，并且离子浓度从鳍表面到鳍中心逐渐递减；横跨于鳍上的栅极结构；位于栅极结构两侧鳍中的源极和漏极，源极和漏极具有第一掺杂类型的掺杂离子。制作方法包括：提供基底；图形化基底，形成鳍；对鳍的顶部进行至少一次的圆化处理，使鳍的顶部在垂直于鳍延伸方向的截面呈半圆形；对鳍进行第一掺杂类型的离子掺杂，使离子浓度从鳍表面到鳍中心逐渐递减；在鳍上形成横跨鳍的栅极结构；采用第一掺杂类型的掺杂离子对栅极结构两侧的鳍进行掺杂，形成源极和漏极。本发明能抑制短沟道效应。

Description

无结晶体管及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种无结晶体管及其制作方法。
背景技术
为了跟上摩尔定律的脚步，人们不断地缩小MOSFET晶体管的特征尺寸。这样做可以带来增加芯片密度，提高MOSFET的开关速度等好处。随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断（pinch off）沟道的难度也越来越大，容易出现亚阀值漏电（Subthreshold leakage）现象，即所谓的短沟道效应（short-channeleffects，SCE）更容易发生。
由于这样的原因，平面CMOS晶体管渐渐向三维（3D）鳍式场效应晶体管（Fin Field Effect Transistor，FinFET）器件结构过渡。在FinFET中，栅至少可以从两侧对超薄体进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应。而且相对其它器件具有更好的集成电路生产技术的兼容性。
参考图1，示出了现有技术一种FinFET的立体结构示意图。如图1所示，FinFET包括：半导体衬底15；位于半导体衬底15上的氧化埋层16（BuriedOxide，BOX）；所述氧化埋层16上形成有凸起结构，所述凸起结构为FinFET的鳍（Fin）17；栅极结构，横跨在所述鳍17上，覆盖所述鳍17的顶部和侧壁，所述栅极结构包括栅介质层（图中未示出）和位于栅介质层上的栅电极18。鳍17的顶部以及两侧的侧壁与栅极结构相接触的部分均为沟道区，即FinFET具有多个栅，有利于增大驱动电流，改善器件性能。
然而，随着特征尺寸地进一步下降，现有的FinFET的短沟道效应也逐渐突显。
发明内容
本发明解决的问题是提供一种能够抑制短沟道效应的无结晶体管及其制作方法。
为解决上述问题，本发明提供一种无结晶体管，包括：
基底；
形成于所述基底上的鳍，所述鳍的顶部在垂直于鳍延伸方向上的截面呈半圆形，所述鳍具有第一掺杂类型的掺杂离子，并且离子浓度从鳍的表面到鳍的中心逐渐递减；
横跨于所述鳍上的栅极结构；
位于所述栅极结构两侧的鳍中的源极和漏极，所述源极和漏极具有第一掺杂类型的掺杂离子。
相应地，本发明还提供一种无结晶体管的制作方法，包括：
提供基底；
图形化所述基底，形成鳍；
对所述鳍的顶部进行至少一次的圆化处理，使所述鳍的顶部在垂直于鳍延伸方向上的截面呈半圆形；
对所述鳍进行第一掺杂类型的离子掺杂，使离子浓度从鳍的表面到鳍的中心逐渐递减；
在所述鳍上形成横跨所述鳍的栅极结构；
采用第一掺杂类型的掺杂离子对栅极结构两侧的鳍进行掺杂，形成源极和漏极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的是无结型（junctionless）晶体管，即使随着特征尺寸逐渐减小，掺杂区所占据的空间越来越小，无结晶体管中只有一种掺杂类型的杂质，不容易出现不同类型掺杂区之间掺杂杂质扩散的问题；此外，离子浓度从鳍的表面到中心逐渐递减，减小了鳍中心区域的电导率，可以减小漏电流并抑制短沟道效应。
附图说明
图1是现有技术一种FinFET的立体结构示意图；
图2本发明无结晶体管一实施例的立体示意图；
图3是图2沿AA’剖线的示意图；
图4是图2沿BB’剖线的示意图；
图5至图13是本发明无结晶体管制作方法一实施例形成的无结晶体管的结构示意图。
具体实施方式
随着特征尺寸的逐渐减小，现有技术的鳍式场效应晶体管的短沟道效应也逐渐突显。
为了解决现有技术的问题，本发明提供一种无结晶体管及其制作方法，使鳍的离子浓度从表面到中心逐渐递减，由于鳍中心区域的掺杂离子浓度较小，因此具有较小的电导率，从而可以抑制短沟道效应，进而优化了无结晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2，示出了本发明无结晶体管一实施例的立体示意图。本实施例以N型无结晶体管为例，具体地，所述无结晶体管包括：
基底；本实施例中所述基底为体硅100。在其他实施例中，所述基底还可以是锗、硅锗或其他III-V族材料。
所述体硅100中形成有多个隔离结构103，用于实现不同无结晶体管之间绝缘。本实施例中所述隔离结构103的材料为氧化硅，但是本发明对隔离结构103的材料不作限制。
本实施例无结晶体管为NMOS，所述隔离结构103之间的体硅100区域中掺杂有P型掺杂离子。
鳍101，位于隔离结构103之间的体硅100上方，用于形成无结晶体管的沟道区。所述鳍101与具有P型掺杂离子的体硅100区域相接触。所述鳍101的顶部在垂直于鳍延伸方向上的截面呈半圆形。如图2所示，鳍101延伸方向为BB’方向，鳍101的顶部在垂直于BB’的AA’方向上具有半圆形的截面。
所述鳍101中具有第一掺杂类型的掺杂离子，并且离子浓度从鳍101的表面到鳍101的中心逐渐递减。无结晶体管工作过程中，鳍101中会形成沟道，位于鳍101中心区域的离子浓度较小可以减小鳍101中心区域的电导率，进而可以减小漏电流并抑制短沟道效应。
具体地，本实施例的无结晶体管为NMOS，所述鳍101为N型掺杂。
需要说明的是，如果鳍101表面的离子浓度过小，比较难以形成贯穿整个沟道区的耗尽区，因此可选地，鳍101表面的离子浓度大于或等于2×1019原子每立方厘米。
本实施例无结晶体管还包括：覆盖于所述鳍101上的栅极结构，所述栅极结构沿垂直于鳍101延伸方向横跨于所述鳍101上。本实施例中，所述栅极结构包括依次位于鳍101上的栅极介质层106和栅极107。
具体地，所述栅极介质层106为氧化硅或氮化硅，所述栅极107的材料可以是金属也可以是多晶硅。
本实施例无结晶体管还包括所述栅极结构在鳍101延伸方向露出的、分别位于栅极结构两侧的鳍101中的源极108、漏极109；位于所述栅极结构下方被栅极结构覆盖的鳍101构成位于源极108和漏极109之间的沟道区；源极108、漏极109的掺杂类型与沟道区相同，均为N型掺杂。
本实施例，所述无结晶体管为N型无结晶体管，源极108的势能低于漏极109的势能，以便于实现电子迁移。
需要说明的是，上述实施例以N型无结晶体管为例进行说明，但是本发明对此不做限制，在其他实施例中，所述无结晶体管还可以是P型无结晶体管。具体地，在PMOS中隔离结构之间的体硅区域中掺杂为N型掺杂离子。鳍为P型掺杂，且离子浓度从鳍的表面到鳍的中心逐渐递减。源极、漏极均为P型掺杂，并且源极的势能高于漏极的势能。
还需要说明的是，上述实施例中，基底以体硅为例进行说明。但是本发明对此不作限制，在其他实施例中，基底还可以包括硅基底和位于硅基底上的氧化硅层。
相应地，本发明还提供一种无结晶体管的制作方法。参考图5至图13示出了本发明无结晶体管一实施例形成的无结晶体管的结构示意图。本实施例以形成N型晶体管为例进行说明，所述无结晶体管的制作方法大致包括以下步骤：
如图5所示，执行步骤S1，提供基底200。本实施例中，所述基底200为体硅，但是本发明对基底200的材料不作限制，在其他实施例中，所述基底200还可以是锗、硅锗或其他III-V族材料。
继续参考图5，执行步骤S2，图形化所述基底200，形成鳍201。所述鳍201用于形成无结晶体管的沟道区。本步骤形成的鳍201为立方体结构。
本实施例图形化基底200的步骤还包括，在位于鳍201两侧的基底200中形成沟槽202，用于容纳实现无结晶体管绝缘的隔离结构。
参考图6，执行步骤S3，对所述鳍201的顶部进行至少一次的圆化处理，使所述鳍201的顶部在垂直于鳍201延伸方向上的截面呈半圆形。
具体地，所述圆化处理包括：对鳍201进行氧化，之后去除鳍201被氧化的部分。
此处以硅材料的鳍201为例说明圆化处理的原理，请继续参考图5，在对鳍201未进行圆化处理之前，所述鳍201从垂直于延伸方向的侧面为长方形，所述鳍201的顶部两个顶角处的接触角α为270度，而所述鳍201侧壁的接触角β为180度，由于氧化过程中鳍201顶角位置处暴露于氧气中的面积较大，因此鳍201顶角被氧化的硅的厚度较大。相应地，侧壁暴露于氧气中的面积较小，因而侧壁上的硅被氧化的厚度较小。
之后，通过化学溶液去除鳍被氧化的部分，由于鳍201顶角被氧化的硅的厚度较大，因此鳍201顶角被去除的部分较多。例如：本实施例中，对所述硅材料的鳍201进行热氧化后形成氧化硅，可以采用稀释的氢氟酸去除所述氧化硅，而稀释的氢氟酸对硅材料的去除量比较少，以保证圆化工艺可实现对鳍201的顶角的去除。
通过这样一次或多次的圆化处理，可逐步地去除鳍201顶角部分的硅材料，进而可以在鳍201的顶部形成一半圆形的结构。由此可见本发明制作方法圆化处理的方式较为简单，制造难度较低。
需要说明的是，可选的，在对鳍201完成圆化处理之后，还包括退火的步骤，通过退火可以使鳍201的表面更加光滑，从而使鳍201的顶部形成更接近半圆形的结构。同时，鳍201的表面光滑还可以防止不光滑表面造成的电子散射问题，进而有利于增加沟道中电子的传输，进而提高最终形成的半圆窗形鳍式场效应晶体管的性能。
具体地，可以对鳍201进行氢气退火，退火的温度位于800～1200℃的范围内，退火的时间位于5～30分钟的范围内。
参考图7，执行步骤S4，在进行圆化处理之后，在鳍201两侧的沟槽202中形成隔离结构203，用于实现不同无结晶体管之间的隔离。本实施例中，所述隔离结构203的材料为氧化硅。
圆化处理之后，执行步骤S5，对所述鳍201进行第一掺杂类型的离子掺杂，使离子浓度从鳍201的表面到鳍201的中心逐渐递减。
具体地，本实施例实现鳍201的离子浓度从鳍201的表面到鳍201的中心逐渐递的方式采用以下分步骤实现：
参考图8，在鳍201的表面形成本征多晶硅层204。具体地，可以采用化学气相沉积、物理气相沉积或原子层沉积的方法形成所述本征多晶硅层204，但是本发明对本征多晶硅层204的形成方法不作限制。
如果本征多晶硅层204的厚度过小，无法有效实现离子扩散，进而无法在鳍内形成离子浓度梯度；如果本征多晶硅层204的厚度过大容易造成材料的浪费。可选地，本步骤中，形成厚度在100～2000埃范围内的本征多晶硅层204。
如图9所示，形成本征多晶硅层204之后，采用N型掺杂类型的离子对所述本征多晶硅层204进行掺杂，形成掺杂多晶硅层205。本实施例中，采用N型离子注入的方式对所述本征多晶硅层204进行掺杂。
如图10所示，由于掺杂多晶硅层205覆盖于所述鳍201的表面，基于离子扩散，靠近所述掺杂多晶硅层205较近的区域离子浓度较高，而远离掺杂多晶硅层205的区域离子浓度较低，从而在鳍201中形成从鳍的表面到鳍的中心逐渐递减的离子浓度梯度。
需要说明的是，如果鳍201表面的离子浓度过小，比较难以形成贯穿整个沟道区的耗尽区，因此可选的，鳍201表面的离子浓度大于或等于2×1019原子每立方厘米。
因此，对所述本征多晶硅层204进行掺杂时，需保证形成的掺杂多晶硅层205中具有足够高的离子浓度，以保证鳍201表面的离子浓度大于或等于2×1019原子每立方厘米。
如图11所示，在离子扩散结束，形成离子浓度梯度之后，去除所述掺杂多晶硅层205以露出鳍201。
具体地，可以通过干法或湿法蚀刻去除所述掺杂多晶硅层205。
结合参考图12和13所示，在所述鳍201上形成横跨所述鳍201的栅极结构。具体地，所述栅极结构包括依次位于鳍201上的栅极介质层206、栅极207以及位于栅极介质层206和栅极207侧壁上的侧墙。具体地，所述栅极介质层206、侧墙的材料为氧化硅或氮化硅，所述栅极207的材料可以是金属也可以是多晶硅。
在位于栅极结构两侧的鳍201中形成N型掺杂的源极208、漏极209。位于所述栅极结构下方且被栅极结构覆盖的鳍201构成沟道区；源极208、漏极209的掺杂类型与沟道区相同，均为N型掺杂。
本实施例中，无结晶体管为N型无结晶体管，形成源极和漏极的步骤包括：使源极的势能低于漏极的势能。
需要说明的是在上述实施例中，无结晶体管为NMOS，但是本发明对此不做限制，在其他实施例中，所述无结晶体管还可以是P型无结晶体管。
具体地，在PMOS中隔离结构之间的体硅区域掺杂N型掺杂离子。对鳍进行P型掺杂，且离子浓度从鳍的表面到鳍的中心逐渐递减。对源极、漏极均进行P型掺杂，并且源极的势能高于漏极的势能。
本实施例无结晶体管的制作方法还包括在栅极207、源极208和漏极209上形成连接插塞等的其他步骤，与现有技术相同在此不再赘述。
至此完成了本实施例无结晶体管的制作。
本发明制作方法形成的无结晶体管，离子浓度从鳍的表面到中心逐渐递减。由于位于鳍中心区域的离子浓度较小，从而减小了鳍中心区域的电导率，进而可以减小漏电流并抑制短沟道效应。
本发明提供的所述无结晶体管可以通过本发明提供的无结晶体管的制作方法形成。也可以采用其他的制作方法形成，本发明对此不作限制。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种无结晶体管，其特征在于，包括：
基底；
形成于所述基底上的鳍，所述鳍的顶部在垂直于鳍延伸方向上的截面呈半圆形，所述鳍具有第一掺杂类型的掺杂离子，并且离子浓度从鳍的表面到鳍的中心逐渐递减；
横跨于所述鳍上的栅极结构；
位于所述栅极结构两侧的鳍中的源极和漏极，所述源极和漏极具有第一掺杂类型的掺杂离子。
2.如权利要求1所述无结晶体管，其特征在于，所述基底为体硅，位于所述鳍下方与鳍相接触的体硅具有第二掺杂类型的掺杂离子。
3.如权利要求2所述的无结晶体管，其特征在于，不同鳍之间的体硅中还形成有隔离结构。
4.如权利要求1所述的无结晶体管，其特征在于，所述晶体管为NMOS管，所述第一掺杂类型为N型掺杂。
5.如权利要求1所述的无结晶体管，其特征在于，所述晶体管为PMOS管，所述第一掺杂类型为P型掺杂。
6.如权利要求2所述的无结晶体管，其特征在于，所述晶体管为NMOS管，所述第一掺杂类型为N型掺杂，所述鳍下方与鳍相接触的体硅区域为P型掺杂区域。
7.如权利要求2所述的无结晶体管，其特征在于，所述晶体管为PMOS管，所述第一掺杂类型为P型掺杂，所述鳍下方与鳍相接触的体硅区域为N型掺杂区域。
8.如权利要求1所述的无结晶体管，其特征在于，鳍表面的掺杂离子的浓度大于或等于2×1019原子每立方厘米。
9.如权利要求1所述的无结晶体管，其特征在于，所述无结晶体管为P型无结晶体管，源极的势能高于漏极的势能。
10.如权利要求1所述的无结晶体管，其特征在于，所述无结晶体管为N型无结晶体管，源极的势能低于漏极的势能。
11.如权利要求1所述的无结晶体管，其特征在于，所述基底包括硅基底和位于所述硅基底上的氧化硅层。
12.一种无结晶体管的制作方法，其特征在于，包括：
提供基底；
图形化所述基底，形成鳍；
对所述鳍的顶部进行至少一次的圆化处理，使所述鳍的顶部在垂直于鳍延伸方向上的截面呈半圆形；
对所述鳍进行第一掺杂类型的离子掺杂，使离子浓度从鳍的表面到鳍的中心逐渐递减；
在所述鳍上形成横跨所述鳍的栅极结构；
采用第一掺杂类型的掺杂离子对栅极结构两侧的鳍进行掺杂，形成源极和漏极。
13.如权利要求12所述的制作方法，其特征在于，所述圆化处理包括：对鳍进行氧化形成氧化层，之后去除所述氧化层。
14.如权利要求12所述的制作方法，其特征在于，所述鳍的材料为硅，所述圆化处理包括：对所述鳍进行热氧化形成氧化硅，之后通过稀释的氢氟酸去除所述氧化硅。
15.如权利要求14所述的制作方法，其特征在于，在完成圆化处理之后，对鳍进行氢气退火，退火的温度在800～1200℃的范围内，退火的时间在5～30分钟的范围内。
16.如权利要求12所述的制作方法，其特征在于，对所述鳍进行第一掺杂类型的离子掺杂，使离子浓度从鳍的表面到鳍的中心逐渐递减的步骤包括：
在所述鳍的表面形成本征多晶硅层；
采用第一掺杂类型的离子对所述多晶硅层进行掺杂，形成掺杂多晶硅层；
所述掺杂多晶硅层中第一掺杂类型的离子自鳍的表面向鳍的中心扩散，使鳍中的离子浓度从鳍的表面到鳍的中心逐渐递减；
去除所述掺杂多晶硅层。
17.如权利要求16所述的制作方法，其特征在于，在所述鳍的表面形成本征多晶硅层的步骤包括：通过化学气相沉积、物理气相沉积或原子层沉积的方法形成所述本征多晶硅层。
18.如权利要求16所述的制作方法，其特征在于，在所述鳍的表面形成本征多晶硅层的步骤包括：形成厚度在100～2000埃范围内的本征多晶硅层。
19.如权利要求12所述的制作方法，其特征在于，所述无结晶体管为P型无结晶体管，形成源极和漏极的步骤包括：使源极的势能高于漏极的势能。
20.如权利要求12所述的制作方法，其特征在于，所述无结晶体管为N型无结晶体管，形成源极和漏极的步骤包括：使源极的势能低于漏极的势能。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952922A (zh) * 2014-03-27 2015-09-30 中芯国际集成电路制造(上海)有限公司 鳍型场效应晶体管及其制造方法
CN106449761A (zh) * 2016-11-30 2017-02-22 上海华力微电子有限公司 半导体器件及其形成方法
CN107644809A (zh) * 2017-08-17 2018-01-30 北京工业职业技术学院 鳍式场效应晶体管的栅极制备方法及栅极
CN108666221A (zh) * 2017-03-30 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN116193865A (zh) * 2023-04-26 2023-05-30 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740618A (zh) * 2008-11-10 2010-06-16 中芯国际集成电路制造(上海)有限公司 金属半导体场效应晶体管
US20110006348A1 (en) * 2009-07-10 2011-01-13 Hans Cho Rounded three-dimensional germanium active channel for transistors and sensors
CN104299905A (zh) * 2013-07-16 2015-01-21 中芯国际集成电路制造(上海)有限公司 无结晶体管及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740618A (zh) * 2008-11-10 2010-06-16 中芯国际集成电路制造(上海)有限公司 金属半导体场效应晶体管
US20110006348A1 (en) * 2009-07-10 2011-01-13 Hans Cho Rounded three-dimensional germanium active channel for transistors and sensors
CN104299905A (zh) * 2013-07-16 2015-01-21 中芯国际集成电路制造(上海)有限公司 无结晶体管及其制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952922A (zh) * 2014-03-27 2015-09-30 中芯国际集成电路制造(上海)有限公司 鳍型场效应晶体管及其制造方法
CN106449761A (zh) * 2016-11-30 2017-02-22 上海华力微电子有限公司 半导体器件及其形成方法
CN106449761B (zh) * 2016-11-30 2019-05-31 上海华力微电子有限公司 半导体器件的形成方法
CN108666221A (zh) * 2017-03-30 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108666221B (zh) * 2017-03-30 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107644809A (zh) * 2017-08-17 2018-01-30 北京工业职业技术学院 鳍式场效应晶体管的栅极制备方法及栅极
CN116193865A (zh) * 2023-04-26 2023-05-30 长鑫存储技术有限公司 半导体结构及其形成方法
CN116193865B (zh) * 2023-04-26 2023-09-19 长鑫存储技术有限公司 半导体结构及其形成方法

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