CN107039522A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，所述形成方法包括：形成基底，所述基底包括鳍部，所述鳍部包括相对的第一侧和第二侧；进行不对称氧化处理，使所述鳍部第一侧的侧壁被氧化为第一氧化层，所述第二侧侧壁被氧化为第二氧化层，所述第一氧化层的厚度大于第一氧化层的厚度，所述第一氧化层和第二氧化层之间具有未被氧化的鳍部，所述未被氧化的鳍部为沟道层；去除所述第二氧化层和部分厚度的第一氧化层，暴露出沟道层一侧侧壁；形成横跨所述沟道层的栅极结构，所述栅极结构位于所述沟道层部分侧壁和顶部表面。鳍部经过不对称氧化处理之后形成的所述沟道层的厚度较薄，能够增加栅极对晶体管短沟道效应的控制作用。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展，栅极的有效长度也不断减小，导致栅极对沟道控制能力减弱。
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧，可于电路的多侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。
然而，现有技术的半导体结构的形成方法存在栅极对晶体管沟道区的控制作用小，漏电流大的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够提高晶体管的集成度，减小漏电流。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底和位于衬底表面的鳍部，所述鳍部包括相对的第一侧和第二侧；进行不对称氧化处理，使所述鳍部第一侧的侧壁被氧化为第一氧化层，所述第二侧侧壁被氧化为第二氧化层，所述第一氧化层的厚度大于第一氧化层的厚度，所述第一氧化层和第二氧化层之间具有未被氧化的鳍部，所述未被氧化的鳍部为沟道层；去除所述第二氧化层和部分厚度的第一氧化层，暴露出沟道层一侧侧壁，保留在所述沟道层侧壁表面的第一氧化层形成氧化层；形成横跨所述沟道层的栅极结构，所述栅极结构位于所述沟道层部分侧壁和顶部表面。
可选的，所述不对称氧化处理的步骤包括：对鳍部进行改性处理，使鳍部第一侧侧壁的氧化速率大于第二侧侧壁的氧化速率；进行氧化处理，使鳍部第一侧的侧壁氧化为第一氧化层，并使鳍部第二侧侧壁氧化为第二氧化层；
可选的，对鳍部进行改性处理的步骤包括：对所述鳍部进行离子注入。
可选的，对鳍部进行改性处理的步骤包括：对所述鳍部第一侧进行离子注入，注入离子为碳、氮、磷、砷、硼、锗、硅、氩和氙中的一种或几种的组合。
可选的，对所述鳍部进行离子注入的步骤中，注入角度为2°～45°。
可选的，对所述鳍部进行离子注入的步骤中，注入剂量为1E14atoms/cm2～5E16atoms/cm2；注入能量为50eV～20KeV。
可选的，进行氧化处理的方法为熔炉氧化工艺、现场蒸汽生成氧化工艺、浸润氧化工艺或快速热氧化工艺。
可选的，所述基底还包括位于鳍部上的掩膜层以及位于所述衬底表面的隔离结构。
可选的，所述掩膜层的材料与所述隔离结构的材料不同。
可选的，进行氧化处理之后，所述第一氧化层的厚度为7nm～120nm。
可选的，进行氧化处理之后，所述第二氧化层的厚度为2nm～20nm。
可选的，去除所述第二氧化层和部分厚度的第一氧化层之后，所述第一氧化层的厚度为5nm～100nm。
可选的，所述沟道层的厚度为8nm～80nm。
可选的，形成基底之后，所述鳍部的宽度为10nm～100nm。
可选的，去除所述第二氧化层和部分厚度的第一氧化层的方法包括湿法刻蚀工艺。
相应的，本发明还提供一种半导体结构，包括：衬底；位于衬底上的鳍部，所述鳍部包括位于衬底上的沟道层和覆盖所述沟道层一侧侧壁的氧化层，所述氧化层中具有掺杂离子；横跨所述沟道层的栅极结构，所述栅极结构位于所述沟道层部分侧壁和顶部表面。
可选的，所述掺杂离子包括：碳、氮、磷、砷、硼、锗、硅、氩或氙。
可选的，所述氧化层的材料包括氧化锗或氧化硅。
可选的，所述氧化层的厚度为5nm～100nm。
可选的，所述沟道层的厚度为8nm～80nm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明半导体结构的形成方法中，在进行不对称氧化处理之后，使鳍部两侧形成的氧化层厚度不同，进而在刻蚀氧化层的过程中，仅去除鳍部第二侧的第二氧化层及鳍部第一侧的部分第一氧化层，因此，鳍部第一侧仍覆盖有氧化层，且形成的沟道层的厚度较薄，沟道仅分布于所述沟道层中，从而能够使沟道的厚度减小，增加栅极对晶体管短沟道效应的控制作用，进而减少沟道漏电流。与平面晶体管相比，本发明的半导体结构在垂直于鳍部侧壁的方向上形成了由绝缘体和单晶体构成的叠层结构，能够增加半导体结构的集成度。
本发明的半导体结构中，所述沟道层一侧覆盖有氧化层，且所述沟道层的厚度较薄，沟道仅分布于所述沟道层中，沟道较薄，能够增加栅极对晶体管短沟道效应的控制作用，减小漏电流。此外，与平面晶体管相比，本发明的半导体结构在垂直于鳍部侧壁的方向上形成了由绝缘体和单晶体构成的叠层结构，能够增加半导体结构的集成度。
附图说明
图1至图5是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有技术的半导体结构的形成方法存诸多问题，包括：所形成的半导体结构的栅极对晶体管沟道区的控制作用小，漏电流大的问题。
现结合一种半导体结构的形成方法，分析所形成的半导体结构栅极对晶体管沟道区的控制作用小，漏电流大的原因：
所述半导体结构的形成方法中，通过对衬底进行图形化形成鳍部，在所述鳍部部分侧壁和顶部表面形成栅极结构。所述栅极结构覆盖鳍部部分侧壁和顶部表面，因此所形成的沟道分布于鳍部侧壁和顶部表面，并容易延伸至鳍部内部，因此所述鳍部内形成所述沟道的厚度较大，栅极结构对所述鳍部内沟道的控制作用小，不利于抑制短沟道效应。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底和位于衬底表面的鳍部，所述鳍部包括相对的第一侧和第二侧；进行不对称氧化处理，使所述鳍部第一侧的侧壁被氧化为第一氧化层，所述第二侧侧壁被氧化为第二氧化层，所述第一氧化层的厚度大于第一氧化层的厚度，所述第一氧化层和第二氧化层之间具有未被氧化的鳍部，所述未被氧化的鳍部为沟道层；去除所述第二氧化层和部分厚度的第一氧化层，暴露出沟道层一侧侧壁，保留在所述沟道层侧壁表面的第一氧化层形成氧化层；形成横跨所述沟道层的栅极结构，所述栅极结构位于所述沟道层部分侧壁和顶部表面。
本发明半导体结构的形成方法中，在进行不对称氧化处理之后，使鳍部两侧形成的氧化层厚度不同，进而在刻蚀氧化层的过程中，仅去除鳍部第二侧的第二氧化层及鳍部第一侧的部分第一氧化层，因此，鳍部第一侧仍覆盖有氧化层，且形成的沟道层的厚度较薄，沟道分布于所述沟道层中，从而能够使沟道的厚度减小，增加栅极对晶体管短沟道效应的控制作用，进而减少沟道漏电流。与平面晶体管相比，本发明的半导体结构在垂直于鳍部侧壁的方向上形成了由绝缘体和单晶体构成的叠层结构，能够增加半导体结构的集成度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图5是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图1，形成基底，所述基底包括衬底201和位于衬底201表面的鳍部202，所述鳍部202包括相对的第一侧和第二侧。
本实施例中，所述基底包括：衬底201；位于衬底表面的鳍部202；覆盖所述鳍部202部分侧壁的隔离结构220。在其他实施例中，所述基底还可以包括：衬底；位于衬底表面的隔离结构；位于隔离结构表面上的鳍部。
需要说明的是，本实施例中，所述鳍部202与衬底201的材料不相同。在其他实施例中，所述鳍部和衬底的材料还可以相同。
具体的，所述衬底201的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、硅上锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
本实施例中，所述鳍部202的材料为硅锗。在其他实施例中，所述鳍部202的材料还可以为锗或硅。
本实施例中，鳍部202的厚度指的是鳍部202两侧壁之间的距离。
如果所述鳍部202的厚度过小，容易导致后续形成的沟道层厚度过小而影响晶体管沟道的电性能，如果所述鳍部202的厚度过大，容易减少栅极对后续形成的沟道的控制能力。具体的，本实施例中，所述鳍部202的厚度为10nm～100nm。
本实施例中，形成所述基底的步骤包括：
提供衬底201，所述衬底201为单晶态，用于为后续形成鳍部202提供籽晶；
通过外延生长在所述衬底201表面形成鳍部材料层，所述鳍部材料层用于形成所述鳍部202；
图形化所述鳍部材料层，形成所述鳍部202，所述鳍部202后续用于形成晶体管沟道；
形成覆盖所述鳍部202部分侧壁的隔离结构220，所述隔离结构220用于实现鳍部202之间的电绝缘，减少漏电流。
具体的，本实施例中，所述衬底201和鳍部材料层为单晶态，所述衬底201和鳍部材料层能够实现晶格匹配。所述衬底201能够为形成所述鳍部材料层提供籽晶。
本实施例中，所述隔离结构220的材料为氧化硅，氧化硅与硅衬底的接触面具有较低的面密度，且氧化硅与硅衬底的结合性好。在其他实施例中，所述隔离结构还可以为氮氧化硅。
本实施例中，图形化所述鳍部材料层的步骤包括：
在所述鳍部材料层表面形成掩膜层210，所述掩膜层210用于定义所述鳍部202的位置和尺寸，此外，所述掩膜层210还可以在后续进行离子注入和氧化处理的过程中保护所述鳍部202顶部表面；
以所述掩膜层210为掩膜刻蚀所述鳍部材料层至暴露出所述衬底201，形成所述鳍部202。
本实施例中，所述掩膜层210的材料为氮化硅。在其他实施例中，所述掩膜层的材料还可以为氧化硅或氮氧化硅。
本实施例中，通过各向异性干法刻蚀工艺刻蚀所述鳍部材料层。各向异性干法刻蚀具有很好的剖面控制和线宽控制，能够很好地控制鳍部202的高度和线宽。
本实施例中，形成所述隔离结构220的步骤包括：形成覆盖所述鳍部202之间衬底201表面的隔离材料层；对所述隔离材料层进行刻蚀，暴露出部分所述鳍部202侧壁，形成所述隔离结构220。
需要所述明的是，本实施例中，所述掩膜层210与隔离结构220的材料不相同，因此，在刻蚀所述隔离材料层的过程中，所述掩膜层210不会被刻蚀去除。
随着半导体器件密度的提高，相邻鳍部202之间的尺寸相应缩小，使得相邻鳍部202之间沟槽的深宽比增大，为了使所述隔离材料层能够充分填充于相邻鳍部202之间的沟槽内，形成所述隔离材料层的步骤包括：采用流体化学气相沉积工艺(Flowable Chemical Vapor Deposition,FCVD)形成所述隔离材料层。
本实施例中，通过干法刻蚀对所述隔离材料层进行刻蚀。在其他实施例中，还可以通过湿法刻蚀对所述隔离材料层进行刻蚀。
后续进行不对称氧化处理，使所述鳍部202第一侧的侧壁被氧化为第一氧化层，所述鳍部202第二侧侧壁被氧化为第二氧化层，所述第一氧化层的厚度大于第一氧化层的厚度，所述第一氧化层和第二氧化层之间具有未被氧化的鳍部202，所述未被氧化的鳍部202为沟道层。
所述不对称氧化处理使鳍部202第一侧的第一氧化层的厚度大于鳍部202第二侧第二氧化层的厚度，从而使后续去除氧化层的过程中，仅去除所述第二氧化层和部分厚度的第一氧化层，所述鳍部202第一侧仍保留有部分第一氧化层，从而能够增加栅极对沟道载流子的控制，减小短沟道效应，降低漏电流。
具体的，本实施例中，进行不对称氧化处理的步骤如图2和图3所示。
请参考图2，对鳍部202进行改性处理，使鳍部202第一侧侧壁的氧化速率大于第二侧侧壁的氧化速率。
所述氧化速率是指后续氧化所述鳍部202的过程中所述鳍部202被氧化的快慢程度。
需要说明的是，所述鳍部202第一侧侧壁的氧化速率大于鳍部202第二侧侧壁的氧化速率，从而所述鳍部202第一侧侧壁更容易被氧化。因此，在后续的氧化过程中，由所述鳍部202第一侧侧壁形成的第一氧化层的厚度大于由鳍部202第二侧侧壁形成的第二氧化层厚度，从而在刻蚀所述第一氧化层和第二氧化层的过程中，可以完全去除后续形成的第二氧化层，而保留部分第一氧化层。
本实施例中，通过离子注入对所述鳍部202进行改性处理，使鳍部202第一侧侧壁的氧化速率大于第二侧侧壁的氧化速率。
需要说明的是，本实施例中，对所述鳍部202进行离子注入的过程中，注入离子能够增加鳍部202的氧化速率。在其他实施例中，也可以注入能够减小鳍部氧化速率的离子。
本实施例中，进行离子注入的步骤包括：对所述鳍部202第一侧侧壁进行离子注入，注入离子能够增加所述鳍部202的氧化速率，使所述鳍部202第一侧侧壁更容易被氧化。在其他实施例中，也可以对鳍部两侧进行离子注入，分别注入能够减小和增大鳍部氧化速率的离子。
因此，本实施例中，进行离子注入的鳍部202第一侧侧壁的氧化速率大于未进行离子注入的鳍部202第二侧侧壁。
具体的，本实施例中，所述鳍部202的材料为硅锗，所述注入离子为碳、氮、磷、砷、硼、锗、硅、氩或氙。
需要说明的是，本实施例中，离子的注入角度是指离子的注入方向与鳍部202侧壁延伸方向之间的夹角。
如果所述离子注入工艺的注入角度过大，注入离子容易受到鳍部202的阻挡而不能到达鳍部202的底部；如果离子注入工艺的注入角度过小，容易降低离子注入效率。因此，本实施例中，所述离子注入的注入角度在2°～45°的范围内。
此外，本实施例中，对所述鳍部202第一侧侧壁进行离子注入的工艺参数还包括：注入剂量为1E14atoms/cm2～5E16atoms/cm2；注入能量为50eV～20KeV。
请参考图3，进行氧化处理，使鳍部202(如图2所示)第一侧的侧壁氧化为第一氧化层231，并使鳍部202第二侧侧壁氧化为第二氧化层232。
所述第一氧化层231和第二氧化层232之间具有未被氧化的鳍部202，所述未被氧化的鳍部202为沟道层240。
所述氧化处理用于氧化所述鳍部202，形成厚度较小的沟道层240；所述第一氧化层231用于实现沟道层240与后续形成的栅极之间的电绝缘；所述沟道层240用于形成晶体管沟道。
本实施例中，进行所述氧化处理的方法为熔炉(furnace)氧化工艺。所述熔炉氧化工艺能够精确控制高温氧化过程，能够形成性能优良的氧化硅薄膜。在其他实施例中，还可以通过快速热氧化工艺、现场水汽生成(in-situ steamgeneration,ISSG)氧化工艺或浸润(soak)氧化工艺形成所述第一氧化层和第二氧化层。
具体的，如果氧化温度过低，氧化速度低且生成的氧化硅中非化学计量比的氧化硅含量较高；如果氧化温度过高容易增加氧化过程的难度。因此，本实施例中，氧化温度为400～1100摄氏度。
需要说明的是，所述沟道层240的厚度过大容易减小后续形成的栅极对短沟道效应的控制作用；所述沟道层240的厚度过小，容易影响晶体管的电性能。具体的，本实施例中，所述沟道层240的厚度为8nm～80nm。
本实施例中，所述鳍部202(如图2所示)的材料为硅锗，所述第一氧化层231和第二氧化层232的材料为氧化硅锗。在其他实施中，所述第一氧化层和第二氧化层的材料还可以为氧化硅或氧化锗。
此外，如果所述第一氧化层231和第二氧化层232的厚度过大，容易导致沟道层240的厚度过小而影响晶体管的电性能；如果所述第一氧化层231和第二氧化层232的厚度过小，很难使后续刻蚀后剩余的第一氧化层231起到电绝缘的作用。具体的，本实施例中，所述第一氧化层231的厚度在7nm～120nm的范围内，所述第二氧化层232的厚度在2nm～20nm的范围内。
请参考图4，去除所述第二氧化层232(如图3所示)和部分厚度的第一氧化层231(如图3所示)，暴露出沟道层240一侧侧壁。
去除部分厚度的第一氧化层231后，保留在所述沟道层240侧壁表面的第一氧化层231形成氧化层233。
本实施例中，通过湿法刻蚀工艺去除所述第二氧化层232和部分厚度的第一氧化层231，湿法刻蚀为各向同性刻蚀，且具有很好的刻蚀选择性，能够较容易地去除所述第二氧化层232和部分厚度的第一氧化层231，此外，对沟道层240的损伤小。
本实施例中，所述湿法刻蚀的刻蚀溶液为硝酸、氢氟酸的混合溶液。在其他实施例中，还可以通过各向同性干法刻蚀去除所述第二氧化层和部分厚度的第一氧化层。
需要说明的是，本实施例中，去除所述第二氧化层232和部分厚度的第一氧化层231的步骤中，刻蚀至去除所述第二氧化层232暴露出沟道层240一侧侧壁后，保留在所述沟道层240侧壁表面的第一氧化层231为氧化层233。因此，所述氧化层233的厚度由刻蚀前的第一氧化层231的厚度和第二氧化层232的厚度之差决定。具体的，所述氧化层233的厚度为5nm～100nm。
请参考图5，形成横跨所述沟道层240的栅极结构250，所述栅极结构250位于所述沟道层240部分侧壁和顶部表面
所述栅极结构下方250的沟道层240用于形成晶体管沟道。
本实施例中，所述栅极结构250包括：横跨所述沟道层240的栅介质层，所述栅介质层位于所述沟道层240部分侧壁和顶部表面；位于所述栅介质层表面的栅极层。
具体的，本实施例中，所述栅介质层的材料为高k介质层；所述栅极层的材料为钛铝合金。
所述形成方法还包括：形成位于栅极结构250两侧沟道层240内的漏区和源区。
本实施例中，形成所述漏区和源区的方法包括：外延生长工艺。
本实施例中，形成所述栅极结构250和漏区和源区的方法与现有技术相同，在此不做赘述。
综上，本发明半导体结构的形成方法中，在进行不对称氧化处理之后，使鳍部两侧形成的氧化层厚度不同，进而在刻蚀氧化层的过程中，仅去除鳍部第二侧的第二氧化层及鳍部第一侧的部分第一氧化层，因此，鳍部第一侧仍覆盖有氧化层，且形成的沟道层的厚度较薄，沟道分布于所述沟道层中，从而能够使沟道的厚度减小，增加栅极对晶体管短沟道效应的控制作用，进而减少沟道漏电流。与平面晶体管相比，本发明的半导体结构在垂直于鳍部侧壁的方向上形成了由绝缘体和单晶体构成的叠层结构，能够增加半导体结构的集成度。
请参考图5，示出本发明半导体结构的结构示意图，所述半导体结构包括：
衬底201；
位于衬底201上的鳍部，所述鳍部包括位于衬底201上的沟道层240和覆盖所述沟道层240一侧侧壁的氧化层233，所述氧化层223中具有掺杂离子；
横跨所述沟道层240的栅极结构250，所述栅极结构250位于所述沟道层240部分侧壁和顶部表面。
具体的，所述衬底201用于形成半导体结构。
本实施例中，所述衬底201和沟道层240为单晶态，所述衬底201和沟道层240能够实现晶格匹配。所述衬底201能够为形成所述沟道层240提供籽晶。
位于衬底201上的鳍部，所述鳍部包括位于衬底上的沟道层240和覆盖所述沟道层240一侧侧壁的氧化层233，所述氧化层233中具有掺杂离子；
所述沟道层240用于形成晶体管沟道；所述氧化层233用于实现沟道层240与后续栅极之间的电绝缘。
本实施例中，所述沟道层240的材料为硅锗，在其他实施例中，所述沟道层的材料还可以为硅晶体或锗晶体。
需要说明的是，所述沟道层240的厚度过大容易减小后续形成的栅极对短沟道效应的控制作用；所述沟道层240的厚度过小，容易影响晶体管的电性能。具体的，本实施例中，所述沟道层240的厚度为8nm～80nm。
本实施例中，所述沟道层240的材料为硅锗，氧化层233的材料为氧化硅和氧化锗的组合。在其他实施中，所述氧化层的材料还可以为氧化硅或氧化锗
需要说明的是，如果所述氧化层233的厚度过大，容易导致沟道层240的厚度过小而影响晶体管的电性能；如果所述氧化层233的厚度过小，很难起到电绝缘的作用。具体的，本实施例中，所述氧化层233的厚度为5nm～100nm。
本实施例中，所述氧化层233中的掺杂离子包括：碳、氮、磷、砷、硼、锗、硅、氩或氙。
需要说明的是，所述半导体结构还包括：位于衬底201表面的隔离结构220。所述隔离结构220用于实现相邻鳍部之间的电绝缘。
本实施例中，所述隔离结构220覆盖所述鳍部部分侧壁。所述鳍部还包括：位于所述隔离结构220中的鳍部底座。
但是，在其他实施例中，所述鳍部还可以不具有所述鳍部底座；所述隔离结构覆盖所述衬底表面，所述鳍部位于所述隔离结构表面。
本实施例中，所述隔离结构220的材料为氧化硅，氧化硅与硅衬底的接触面具有较低的面密度，氧化硅与硅衬底的结合性好。在其他实施例中，所述隔离结构还可以为氮氧化硅。
本实施例中，所述鳍部底座的材料与所述沟道层240的材料相同，具体的，所述鳍部底座的材料为硅锗。
横跨所述沟道层240，并覆盖所述沟道层240部分侧面和顶部表面的栅极结构250。所述栅极结构250下方的沟道层240形成晶体管沟道。
本实施例中，所述栅极结构250包括：横跨所述沟道层240，且覆盖所述沟道层240部分侧壁和顶部表面的栅介质层和位于所述栅介质层表面的栅极层。
具体的，本实施例中，所述栅介质层的材料为高k介质层；所述栅极层的材料为钛铝合金。
所述半导体结构还包括：位于栅极结构250两侧沟道层240内的漏区和源区。
本实施例中，所述栅极结构250以及漏区和源区的结构与现有技术相同，在此不做赘述。
综上，本发明的半导体结构中，所述沟道层一侧覆盖有氧化层，且所述沟道层的厚度较薄，沟道仅分布于所述沟道层中，沟道较薄，能够增加栅极对晶体管短沟道效应的控制作用，减小漏电流。此外，与平面晶体管相比，本发明的半导体结构在垂直于鳍部侧壁的方向上形成了由绝缘体和单晶体构成的叠层结构，能够增加半导体结构的集成度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底和位于衬底表面的鳍部，所述鳍部包括相对的第一侧和第二侧；
进行不对称氧化处理，使所述鳍部第一侧的侧壁被氧化为第一氧化层，所述第二侧侧壁被氧化为第二氧化层，所述第一氧化层的厚度大于第一氧化层的厚度，所述第一氧化层和第二氧化层之间具有未被氧化的鳍部，所述未被氧化的鳍部为沟道层；
去除所述第二氧化层和部分厚度的第一氧化层，暴露出沟道层一侧侧壁，保留在所述沟道层侧壁表面的第一氧化层形成氧化层；
形成横跨所述沟道层的栅极结构，所述栅极结构位于所述沟道层部分侧壁和顶部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述不对称氧化处理的步骤包括：
对鳍部进行改性处理，使鳍部第一侧侧壁的氧化速率大于第二侧侧壁的氧化速率；
进行氧化处理，使鳍部第一侧的侧壁氧化为第一氧化层，并使鳍部第二侧侧壁氧化为第二氧化层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，对鳍部进行改性处理的步骤包括：对所述鳍部进行离子注入。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，对鳍部进行改性处理的步骤包括：对所述鳍部第一侧进行离子注入，注入离子为碳、氮、磷、砷、硼、锗、硅、氩和氙中的一种或几种的组合。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述鳍部进行离子注入的步骤中，注入角度为2°～45°。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述鳍部进行离子注入的步骤中，注入剂量为1E14atoms/cm2～5E16atoms/cm2；注入能量为50eV～20KeV。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，进行氧化处理的方法为、熔炉氧化工艺、现场水汽生成氧化工艺、浸润氧化工艺或快速热氧化工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括：位于鳍部上的掩膜层以及位于所述衬底表面的隔离结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料与所述隔离结构的材料不同。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，进行氧化处理之后，所述第一氧化层的厚度为7nm～120nm。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，进行氧化处理之后，所述第二氧化层的厚度为2nm～20nm。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二氧化层和部分厚度的第一氧化层之后，所述第一氧化层的厚度为5nm～100nm。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道层的厚度为8nm～80nm。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成基底之后，所述鳍部的宽度为10nm～100nm。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二氧化层和部分厚度的第一氧化层的方法包括湿法刻蚀工艺。
16.一种半导体结构，其特征在于，包括：
衬底；
位于衬底上的鳍部，所述鳍部包括位于衬底上的沟道层和覆盖所述沟道层一侧侧壁的氧化层，所述氧化层中具有掺杂离子；
横跨所述沟道层的栅极结构，所述栅极结构位于所述沟道层部分侧壁和顶部表面。
17.如权利要求16所述的半导体结构，其特征在于，所述掺杂离子包括：碳、氮、磷、砷、硼、锗、硅、氩或氙。
18.如权利要求16所述的半导体结构，其特征在于，所述氧化层的材料包括氧化锗和氧化硅中的一种或两种组合。
19.如权利要求16所述的半导体结构，其特征在于，所述氧化层的厚度为5nm～100nm。
20.如权利要求16所述的半导体结构，其特征在于，所述沟道层的厚度为8nm～80nm。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180108656A1 (en) * 2016-10-18 2018-04-19 United Microelectronics Corp. Asymmetrical fin structure and method of fabricating the same
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CN112017961A (zh) * 2019-05-30 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11152492B2 (en) 2018-07-10 2021-10-19 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and fabrication method thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11133224B2 (en) * 2019-09-27 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11114569B2 (en) * 2019-11-26 2021-09-07 Nanya Technology Corporation Semiconductor device with an oxidized intervention and method for fabricating the same
CN113745108A (zh) * 2020-05-27 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11688610B2 (en) 2020-09-30 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Feature patterning using pitch relaxation and directional end-pushing with ion bombardment

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1619835A (zh) * 2003-11-20 2005-05-25 国际商业机器公司 场效应晶体管，集成电路以及形成集成电路的方法
CN1691294A (zh) * 2004-04-28 2005-11-02 国际商业机器公司 鳍片场效应晶体管半导体结构及其制造方法
US20070029623A1 (en) * 2003-12-05 2007-02-08 National Inst Of Adv Industrial Science And Tech Dual-gate field effect transistor
US20150200276A1 (en) * 2014-01-16 2015-07-16 International Business Machines Corporation Local thinning of semiconductor fins

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128494A (ja) 2004-10-29 2006-05-18 Toshiba Corp 半導体集積回路装置及びその製造方法
US7282426B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method of forming a semiconductor device having asymmetric dielectric regions and structure thereof
US7719057B2 (en) * 2007-07-30 2010-05-18 Intel Corporation Multiple oxide thickness for a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1619835A (zh) * 2003-11-20 2005-05-25 国际商业机器公司 场效应晶体管，集成电路以及形成集成电路的方法
US20070029623A1 (en) * 2003-12-05 2007-02-08 National Inst Of Adv Industrial Science And Tech Dual-gate field effect transistor
CN1691294A (zh) * 2004-04-28 2005-11-02 国际商业机器公司 鳍片场效应晶体管半导体结构及其制造方法
US20150200276A1 (en) * 2014-01-16 2015-07-16 International Business Machines Corporation Local thinning of semiconductor fins

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180108656A1 (en) * 2016-10-18 2018-04-19 United Microelectronics Corp. Asymmetrical fin structure and method of fabricating the same
CN109671628A (zh) * 2017-10-16 2019-04-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11152492B2 (en) 2018-07-10 2021-10-19 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and fabrication method thereof
CN112017961A (zh) * 2019-05-30 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112017961B (zh) * 2019-05-30 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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