CN104934324A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，其上形成有伪栅极结构；在伪栅极结构的两侧形成侧墙，并在侧墙两侧的半导体衬底中形成碗状凹槽；实施预非晶化注入，在半导体衬底中形成将碗状凹槽的底部包裹住的预非晶化注入区；实施应力记忆过程并退火，以在碗状凹槽下方的半导体衬底中形成所述位错；去除侧墙，在碗状凹槽中外延生长顶部高于半导体衬底表面的抬升硅层或碳硅层。根据本发明，通过在半导体衬底中形成碗状凹槽，并实施离子入射方向相对于与半导体衬底相垂直的方向具有夹角的预非晶化注入，形成将碗状凹槽的底部包裹住的预非晶化注入区，可以缩短所述位错与伪栅极结构的边缘之间的距离，进一步提升NFET的性能。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种提升NFET的性能的方法以及使用该方法制造的半导体器件。
背景技术
随着半导体制造工艺节点的不断减小，如何进一步提升互补金属-氧化物半导体场效应晶体管的性能成为焦点问题。对于NFET而言，现有的做法是在将要形成源/漏区的部分中形成凹槽，在凹槽中形成顶部高于衬底表面的碳硅层，之后实施退火以在碳硅层与衬底之间朝向沟道区的界面位置形成位错。所述位错可以进一步提升碳硅层施加于NFET的沟道区的应力，而所述位错的深度以及与栅极边缘之间距离的大小直接决定所述应力的提升程度，但是，采用现有技术形成的所述位错的与栅极边缘之间的距离过大，进而影响所述位错对所述应力的提升的贡献程度。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构；在所述伪栅极结构的两侧形成侧墙，并在所述侧墙两侧的半导体衬底中形成碗状凹槽；实施预非晶化注入，在所述半导体衬底中形成将所述碗状凹槽的底部包裹住的预非晶化注入区；实施应力记忆过程并退火，以在所述碗状凹槽下方的半导体衬底中形成所述位错；去除所述侧墙，在所述碗状凹槽中外延生长顶部高于所述半导体衬底表面的抬升硅层或碳硅层；去除所述伪栅极结构，并在形成的沟槽内形成高k-金属栅极结构。
进一步，所述碗状凹槽的最深处的深度小于5nm。
进一步，形成所述碗状凹槽的工艺步骤包括：先采用干法蚀刻工艺对所述半导体衬底进行纵向蚀刻，以在所述半导体衬底的将要形成源/漏区的部分中形成沟槽；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，使所述沟槽转变为所述碗状凹槽。
进一步，所述预非晶化注入的离子入射方向相对于与所述半导体衬底相垂直的方向具有夹角，所述夹角的大小取决于所述伪栅极结构的节距的大小。
进一步，形成所述侧墙之前，还包括下述步骤：在所述伪栅极结构的两侧形成偏移侧墙，所述偏移侧墙由氧化物、氮化物或者二者的组合构成；实施低掺杂离子注入，以在所述半导体衬底中形成低掺杂源/漏区；执行袋状区离子注入，以在所述半导体衬底中形成将所述低掺杂源/漏区包裹住的袋状区。
进一步，形成所述位错的工艺步骤包括：在所述半导体衬底上形成完全覆盖所述伪栅极结构和所述侧墙的应力材料层；执行退火工艺，形成所述位错，将所述应力材料层具有的应力通过所述位错转移到所述半导体衬底中的沟道区；去除所述应力材料层。
进一步，实施所述预非晶化注入之后且实施所述应力记忆过程之前，还包括执行重掺杂离子注入的步骤，以在所述半导体衬底中形成重掺杂源/漏区。
进一步，实施所述外延生长的同时，原位掺杂所述重掺杂源/漏区中的掺杂离子。
进一步，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层，所述高k-金属栅极结构包括自下而上堆叠而成的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。
进一步，所述半导体器件为NFET。
本发明还提供一种如上述任一方法制造的半导体器件，所述半导体器件的高k-金属栅极结构两侧的半导体衬底中形成有顶部高于所述半导体衬底表面的抬升硅层或碳硅层，所述抬升硅层或碳硅层位于所述半导体衬底中的部分的最大厚度小于5nm。
根据本发明，通过在半导体衬底中形成碗状凹槽，并实施离子入射方向相对于与半导体衬底相垂直的方向具有夹角的预非晶化注入，在半导体衬底中形成将碗状凹槽的底部包裹住的预非晶化注入区，可以缩短后续形成的位错与伪栅极结构的边缘之间的距离，进一步提升NFET的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1K为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的提升NFET的性能的方法以及使用该方法制造的半导体器件。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图1A-图1K和图2来描述根据本发明示例性实施例的方法提升NFET的性能的详细步骤。
参照图1A-图1K，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构为浅沟槽隔离结构。隔离结构101将半导体衬底100分为NFET区和PFET区，为了简化，图示中仅示出NFET区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底100上形成有伪栅极结构102，作为示例，伪栅极结构102包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b。牺牲栅介电层102a的材料优选氧化物，例如二氧化硅。牺牲栅电极层102b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。
作为示例，在伪栅极结构102的两侧形成有紧靠伪栅极结构102的偏移侧墙103。偏移侧墙103由氧化物、氮化物或者二者的组合构成，在本实施例中，偏移侧墙103的构成材料为氧化物。形成偏移侧墙103的工艺过程为本领域技术人员所熟习，在此不再加以赘述。
接着，如图1B所示，实施低掺杂离子注入，以在半导体衬底100中形成低掺杂源/漏区104。
对于NFET区而言，低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。
当低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2；当低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
在实施低掺杂离子注入之前或者同时，可选地，实施预非晶化注入（PAI），以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接下来，可选地，执行袋状区离子注入，以在半导体衬底100中形成将低掺杂源/漏区104包裹住的袋状区，用于调节阈值电压和防止后续形成的源/漏区的穿通，为了简化，图示中未示出袋状区。
袋状区离子注入的深度略大于低掺杂离子注入的深度，且袋状区离子注入的离子与低掺杂离子注入的离子导电类型相反，因此，对于NFET区而言，袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。
当袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
当袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100-150keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的袋状区将低掺杂源/漏区包裹住，从而有效抑制住由漏致势垒降低（DIBL）所导致的短沟道效应。
然后，执行快速热退火工艺，以激活低掺杂源/漏区104和袋状区中的掺杂离子并消除上述离子注入所产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
在本实施例中，快速热退火步骤是在低掺杂离子注入和所述袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，所述快速热退火步骤也可以分两次进行，即在低掺杂离子注入步骤之后进行第一次快速热退火步骤以及在袋状区离子注入步骤之后进行第二次快速热退火步骤。
为了降低热预算，所述快速热退火步骤可以移至后续实施应力记忆时执行。
接着，如图1C所示，在偏移侧墙103的两侧形成侧墙105。形成侧墙105的工艺步骤包括：在半导体衬底100上形成覆盖伪栅极结构102和偏移侧墙103的侧墙材料层，其构成材料优选氮化硅；采用侧墙蚀刻（blanket etch）工艺蚀刻侧墙材料层，以形成侧墙105。
接下来，在侧墙105两侧的半导体衬底100中形成碗状凹槽106。在本实施例中，碗状凹槽106的最深处的深度小于5nm。形成碗状凹槽106的工艺步骤包括：先采用干法蚀刻工艺对半导体衬底100进行纵向蚀刻，以在半导体衬底100的将要形成源/漏区的部分中形成沟槽，在一个优选实施例中，所述纵向蚀刻所采用的蚀刻气体主要为HBr气体，功率300-500W，偏压50-200V，温度40-60℃，时间根据蚀刻深度而定；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，使所述沟槽转变为碗状凹槽106，在一个优选实施例中，所述各向同性的干法蚀刻采用Cl2和NF3作为主蚀刻气体，功率100-500W，偏压0-10V，温度40-60℃，时间5-50s。
然后，执行湿法清洗过程，以去除上述蚀刻过程在碗状凹槽106中产生的残留物和杂质。所述湿法清洗过程采用的清洗液可以是氨水、双氧水和水的混合物（SC1）以及稀释的氢氟酸（DHF）的组合，也可以是臭氧水、SC1和DHF的组合。上述组合中的各个清洗液的浓度以及进行所述湿法清洗所需要的其它条件，例如温度和处理时间等，均可以选用本领域技术人员所熟习的浓度数值和实施条件，在此不再予以例举。
接着，如图1D所示，实施预非晶化注入，在半导体衬底100中形成将碗状凹槽106的底部包裹住的预非晶化注入区107。通过形成碗状凹槽106以及将碗状凹槽106的底部包裹住的预非晶化注入区107，可以缩短后续形成的位错与伪栅极结构102的边缘之间的距离。在本实施例中，所述预非晶化注入的离子入射方向相对于与半导体衬底100相垂直的方向具有夹角，所述夹角的大小取决于伪栅极结构102的节距（pitch）的大小，即伪栅极结构102的节距越小，所述夹角越大，原则上是越大越好，但是应该避免角度过大造成的阴影效应（shadow effect）。
接着，如图1E所示，执行重掺杂离子注入，以在半导体衬底100中形成重掺杂源/漏区108。形成重掺杂源/漏区108的工艺为本领域技术人员所熟习，在此不再加以赘述。
接着，如图1F所示，实施应力记忆过程并退火，以在碗状凹槽106下方的半导体衬底100中形成位错109。形成位错109的工艺步骤包括：首先，在半导体衬底100上形成完全覆盖伪栅极结构102、偏移侧墙103和侧墙105的应力材料层，在本实施例中，采用共形沉积工艺形成应力材料层，以使形成的应力材料层具有良好的阶梯覆盖特性，应力材料层具有的应力的大小与形成应力材料层所采用的沉积工艺的工艺条件有关，在此不做具体限定，需要说明的是，在形成应力材料层之前，可以先形成一薄层氧化物层，以防止后续去除应力材料层时对半导体衬底100造成损伤，为了简化，图示中未示出所述薄层氧化物层；接着，执行快速热退火工艺，形成位错109，将应力材料层具有的应力通过位错109转移到半导体衬底100中的沟道区，位错109所产生的晶格错位缺陷可以显著增强作用于NFET区的沟道区的应力，进一步提升NFET区的性能，对于NFET区而言，对沟道区施加拉应力以提高沟道区的载流子迁移率，在其它实施例中，也可以采用其它退火方式，应能达到类似的效果，在上述退火过程中，预非晶化注入区107中的注入离子受到激活，扩散到重掺杂源/漏区108中；最后，去除应力材料层，在本实施例中，采用湿法蚀刻工艺去除应力材料层。
接着，如图1G所示，去除侧墙105，在本实施例中，采用湿法蚀刻工艺去除侧墙105。
接着，如图1H所示，在碗状凹槽106中外延生长顶部高于半导体衬底100表面的抬升硅层（或碳硅层）110，以降低源/漏区阻抗并形成浅结。实施所述外延生长的同时，原位掺杂重掺杂源/漏区108中的掺杂离子。
接着，如图1I所示，在半导体衬底100上形成覆盖伪栅极结构102、偏移侧墙103和抬升硅层（或碳硅层）110的接触孔蚀刻停止层111，在本实施例中，采用共形沉积工艺形成接触孔蚀刻停止层111，以使形成的接触孔蚀刻停止层111具有良好的阶梯覆盖特性。接触孔蚀刻停止层111的材料优选氮化硅。
然后，在接触孔蚀刻停止层111上形成层间介电层112，并执行化学机械研磨依次研磨层间介电层112和接触孔蚀刻停止层111，直至露出伪栅极结构102的顶部。形成层间介电层112可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。层间介电层112的材料优选氧化硅。
接着，如图1J所示，去除伪栅极结构102，并在形成的沟槽内形成高k-金属栅极结构113。
作为示例，高k-金属栅极结构113包括自下而上堆叠而成的界面层113a、高k介电层113b、覆盖层113c、阻挡层113d、功函数设定金属层113e、浸润层113f和金属栅极材料层113g。界面层113a的构成材料包括硅氧化物（SiOx），形成界面层113a的作用是改善高k介电层113b与半导体衬底100之间的界面特性。高k介电层113b的k值（介电常数）通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。覆盖层113c的构成材料包括氮化钛，形成覆盖层113c的作用是防止后续形成金属栅极结构时实施的蚀刻对高k介电层113b造成损伤。在本实施例中，采用化学气相沉积工艺形成界面层113a、高k介电层113b，采用原子层沉积工艺或物理气相沉积工艺形成覆盖层113c。阻挡层113d的材料包括氮化钽，形成阻挡层113d的作用是防止金属栅极结构中的金属材料向高k介电层113b的扩散。功函数设定金属层113e包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等。浸润层113f的材料包括钛或钛铝合金，形成浸润层113f的作用是调节高k-金属栅极结构113的阈值电压。金属栅极材料层113g的材料包括铝。在本实施例中，采用原子层沉积工艺或物理气相沉积工艺形成阻挡层113d、功函数设定金属层113e、浸润层113f，采用化学气相沉积工艺或物理气相沉积工艺形成金属栅极材料层113g。然后，执行化学机械研磨以研磨上述各层材料，直至露出层间介电层112。
接着，如图1K所示，形成连通抬升硅层（或碳硅层）110的接触孔114，其形成过程包括以下步骤：在层间介电层112上依次形成非晶碳层（APF）、介电质抗反射层（DARC）和具有用于蚀刻接触孔114的图案的光刻胶层；以所述光刻胶层为掩膜，执行干法蚀刻工艺蚀刻层间介电层112，所述蚀刻过程终止于接触孔蚀刻停止层111；采用灰化工艺去除所述光刻胶层；执行另一干法蚀刻工艺，以去除所述暴露出来的接触孔蚀刻停止层111；去除所述非晶碳层和所述介电质抗反射层。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在接触孔114的底部形成自对准硅化物；填充金属（通常为钨）于接触孔114中形成连接互连金属层与自对准硅化物的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于实施器件封装时的引线键合。
参照图2，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上形成有伪栅极结构；
在步骤202中，在伪栅极结构的两侧形成侧墙，并在侧墙两侧的半导体衬底中形成碗状凹槽；
在步骤203中，实施预非晶化注入，在半导体衬底中形成将碗状凹槽的底部包裹住的预非晶化注入区；
在步骤204中，实施应力记忆过程并退火，以在碗状凹槽下方的半导体衬底中形成所述位错；
在步骤205中，去除侧墙，在碗状凹槽中外延生长顶部高于半导体衬底表面的抬升硅层或碳硅层；
在步骤206中，去除伪栅极结构，并在形成的沟槽内形成高k-金属栅极结构。
根据本发明，通过在半导体衬底100中形成碗状凹槽106，并实施离子入射方向相对于与半导体衬底相垂直的方向具有夹角的预非晶化注入，在半导体衬底100中形成将碗状凹槽106的底部包裹住的预非晶化注入区107，可以缩短后续形成的位错109与伪栅极结构102的边缘之间的距离，进一步提升NFET的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有伪栅极结构；
在所述伪栅极结构的两侧形成侧墙，并在所述侧墙两侧的半导体衬底中形成碗状凹槽；
实施预非晶化注入，在所述半导体衬底中形成将所述碗状凹槽的底部包裹住的预非晶化注入区；
实施应力记忆过程并退火，以在所述碗状凹槽下方的半导体衬底中形成所述位错；
去除所述侧墙，在所述碗状凹槽中外延生长顶部高于所述半导体衬底表面的抬升硅层或碳硅层；
去除所述伪栅极结构，并在形成的沟槽内形成高k-金属栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述碗状凹槽的最深处的深度小于5nm。
3.根据权利要求1所述的方法，其特征在于，形成所述碗状凹槽的工艺步骤包括：先采用干法蚀刻工艺对所述半导体衬底进行纵向蚀刻，以在所述半导体衬底的将要形成源/漏区的部分中形成沟槽；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，使所述沟槽转变为所述碗状凹槽。
4.根据权利要求1所述的方法，其特征在于，所述预非晶化注入的离子入射方向相对于与所述半导体衬底相垂直的方向具有夹角，所述夹角的大小取决于所述伪栅极结构的节距的大小。
5.根据权利要求1所述的方法，其特征在于，形成所述侧墙之前，还包括下述步骤：在所述伪栅极结构的两侧形成偏移侧墙，所述偏移侧墙由氧化物、氮化物或者二者的组合构成；实施低掺杂离子注入，以在所述半导体衬底中形成低掺杂源/漏区；执行袋状区离子注入，以在所述半导体衬底中形成将所述低掺杂源/漏区包裹住的袋状区。
6.根据权利要求1所述的方法，其特征在于，形成所述位错的工艺步骤包括：在所述半导体衬底上形成完全覆盖所述伪栅极结构和所述侧墙的应力材料层；执行退火工艺，形成所述位错，将所述应力材料层具有的应力通过所述位错转移到所述半导体衬底中的沟道区；去除所述应力材料层。
7.根据权利要求1所述的方法，其特征在于，实施所述预非晶化注入之后且实施所述应力记忆过程之前，还包括执行重掺杂离子注入的步骤，以在所述半导体衬底中形成重掺杂源/漏区。
8.根据权利要求7所述的方法，其特征在于，实施所述外延生长的同时，原位掺杂所述重掺杂源/漏区中的掺杂离子。
9.根据权利要求1所述的方法，其特征在于，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层，所述高k-金属栅极结构包括自下而上堆叠而成的界面层、高k介电层、覆盖层、阻挡层、功函数设定金属层、浸润层和金属栅极材料层。
10.根据权利要求1所述的方法，其特征在于，所述半导体器件为NFET。
11.一种如权利要求1-10中的任一方法制造的半导体器件，其特征在于，所述半导体器件的高k-金属栅极结构两侧的半导体衬底中形成有顶部高于所述半导体衬底表面的抬升硅层或碳硅层，所述抬升硅层或碳硅层位于所述半导体衬底中的部分的最大厚度小于5nm。
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|---|---|
| CN (1) | CN104934324B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107492487A (zh) * | 2016-06-13 | 2017-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN109728074A (zh) * | 2017-10-31 | 2019-05-07 | 台湾积体电路制造股份有限公司 | 包含外延硅层的半导体装置及其形成方法 |
| CN110634742A (zh) * | 2018-06-25 | 2019-12-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN114373681A (zh) * | 2022-03-22 | 2022-04-19 | 晶芯成(北京)科技有限公司 | Mos晶体管的制作方法 |
| CN115295494A (zh) * | 2022-10-08 | 2022-11-04 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102931222A (zh) * | 2011-08-08 | 2013-02-13 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103094207A (zh) * | 2011-11-04 | 2013-05-08 | 三星电子株式会社 | 采用应力记忆技术制造半导体器件的方法 |
| US20130323893A1 (en) * | 2012-06-01 | 2013-12-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for Forming MOS Devices with Raised Source/Drain Regions |
| TW201407675A (zh) * | 2012-08-15 | 2014-02-16 | Taiwan Semiconductor Mfg | 半導體裝置及其製造方法 |
-
2014
- 2014-03-18 CN CN201410101128.7A patent/CN104934324B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102931222A (zh) * | 2011-08-08 | 2013-02-13 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103094207A (zh) * | 2011-11-04 | 2013-05-08 | 三星电子株式会社 | 采用应力记忆技术制造半导体器件的方法 |
| US20130323893A1 (en) * | 2012-06-01 | 2013-12-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for Forming MOS Devices with Raised Source/Drain Regions |
| TW201407675A (zh) * | 2012-08-15 | 2014-02-16 | Taiwan Semiconductor Mfg | 半導體裝置及其製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107492487A (zh) * | 2016-06-13 | 2017-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107492487B (zh) * | 2016-06-13 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN109728074A (zh) * | 2017-10-31 | 2019-05-07 | 台湾积体电路制造股份有限公司 | 包含外延硅层的半导体装置及其形成方法 |
| CN109728074B (zh) * | 2017-10-31 | 2023-02-21 | 台湾积体电路制造股份有限公司 | 包含外延硅层的半导体装置及其形成方法 |
| CN110634742A (zh) * | 2018-06-25 | 2019-12-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110634742B (zh) * | 2018-06-25 | 2023-04-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN114373681A (zh) * | 2022-03-22 | 2022-04-19 | 晶芯成(北京)科技有限公司 | Mos晶体管的制作方法 |
| CN115295494A (zh) * | 2022-10-08 | 2022-11-04 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
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| CN104934324B (zh) | 2018-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |