CN110634742A - 半导体器件及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 146
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 18
- 238000004140 cleaning Methods 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 14
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 13
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 11
- 230000015556 catabolic process Effects 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 11
- -1 silicon boron nitrogen alkane Chemical class 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000006227 byproduct Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 229910052986 germanium hydride Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 125000001967 indiganyl group Chemical group [H][In]([H])[*] 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供衬底，所述衬底上具有伪栅介质膜；在所述伪栅介质膜上形成伪栅极结构，所述伪栅极结构包括伪栅电极层和位于伪栅电极层侧壁的牺牲侧墙；去除所述伪栅极结构两侧的部分伪栅介质膜，直至暴露出衬底表面，在伪栅极结构底部形成伪栅介质层；在形成所述伪栅介质层之后，去除所述牺牲侧墙；在去除所述牺牲侧墙之后，在所述伪栅电极层侧壁和伪栅介质层侧壁形成侧墙结构；在所述伪电极层和侧墙结构两侧的衬底内形成开口。所述方法形成的半导体器件的性能较好。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体器件及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。但是当元件的尺寸再进一步缩小时，以鳍式场效应晶体管来说，栅极和源极/漏极的阻值与寄生电阻(parasiticresistance)会随着增加，使元件缩小化所带来的整体电路效能的提升受到阻碍。
目前业界将选择性外延生长工艺应用在半导体工艺上，以克服上述的问题。
然而，采用外延工艺形成源漏区之前，通常会进行外延清洗工艺，达到彻底去除衬底表面杂质的目的，外延清洗工艺会对衬底表面的氧化物层造成过刻蚀，导致后续形成的半导体器件的性能不佳。
发明内容
本发明解决的技术问题提供一种半导体器件及其形成方法，能够改善半导体器件性能。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上具有伪栅介质膜；在所述伪栅介质膜上形成伪栅极结构，所述伪栅极结构包括伪栅电极层和位于伪栅电极层侧壁的牺牲侧墙；去除所述伪栅极结构两侧的部分伪栅介质膜，直至暴露出衬底表面，在伪栅极结构底部形成伪栅介质层；在形成所述伪栅介质层之后，去除所述牺牲侧墙；在去除所述牺牲侧墙之后，在所述伪栅电极层侧壁和伪栅介质层侧壁形成侧墙结构；在所述伪栅电极层和侧墙结构两侧的衬底内形成开口。
可选的，在形成所述伪栅介质层之后，去除所述牺牲侧墙之前，还包括：对伪栅介质层侧壁进行刻蚀，在所述伪栅极结构底部和衬底之间形成凹陷。
可选的，在形成所述凹陷之后，去除所述牺牲侧墙之前，还包括：去除所述伪栅极结构和伪栅介质层两侧暴露出的部分衬底，在衬底内形成初始开口。
可选的，在形成伪栅介质层之后，去除所述牺牲侧墙之前，还包括：去除所述伪栅极结构和伪栅介质层两侧暴露出的部分衬底，在衬底内形成初始开口。
可选的，在形成初始开口之后，去除所述牺牲侧墙之前，还包括：对所述伪栅介质层侧壁进行刻蚀，在所述伪栅极结构底部和衬底之间形成凹陷。
可选的，对所述伪栅介质层侧壁进行刻蚀的工艺为湿法刻蚀工艺。
可选的，形成所述初始开口的工艺为各向异性的干法刻蚀工艺。
可选的，所述牺牲侧墙的材料包括：氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种；所述牺牲侧墙的厚度为2纳米～8纳米。
可选的，所述侧墙结构包括：位于伪栅电极层和伪栅介质层侧壁表面的偏移侧墙以及位于偏移侧墙侧壁表面的主侧墙。
可选的，所述侧墙结构的形成步骤包括：在所述伪栅电极层和伪栅介质层侧壁表面形成偏移侧墙；在所述偏移侧墙侧壁表面形成主侧墙。
可选的，在形成所述偏移侧墙之后，形成所述主侧墙之前，还包括：在所述偏移侧墙两侧的衬底内形成轻掺杂区。
可选的，所述偏移侧墙材料包括：氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种；所述偏移侧墙的厚度为1纳米～4纳米。
可选的，所述主侧墙材料包括：氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种；所述主侧墙的厚度为6纳米～12纳米。
可选的，在形成所述开口之后，还包括：在所述开口内形成外延层。
可选的，在所述开口内形成的外延层顶部表面与所述衬底的顶部表面距离为-5纳米～20纳米。
可选的，在形成所述开口之后，形成所述外延层之前，还包括：对所述开口侧壁和底部进行清洗工艺。
可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层的顶部表面低于所述鳍部的顶部表面，且所述隔离层覆盖所述鳍部的部分侧壁；所述伪栅极结构横跨所述鳍部，且所述伪栅极结构覆盖所述鳍部的部分侧壁和顶部表面；所述伪栅介质膜位于所述鳍部的侧壁和顶部表面。
相应的，本发明还提供一种采用上述任一项方法形成的一种半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体器件的形成方法中，去除所述伪栅极结构两侧的部分伪栅介质膜，直至暴露出衬底表面，在伪栅极结构底部形成伪栅介质层；在形成所述伪栅介质层之后，去除所述牺牲侧墙；在去除所述牺牲侧墙之后，在所述伪栅极电极层侧壁和伪栅介质层侧壁形成侧墙结构。所述侧墙结构不仅覆盖了所述伪栅电极层，也覆盖了所述伪栅介质层。所述侧墙结构能够在后续外延工艺形成外延层的过程中，将伪栅介质层隔离保护，从而避免形成外延层之前进行清洗工艺时所述伪栅介质层被横向刻蚀，以此保证后续形成的栅极结构和外延层之间不会出现击穿或短路问题，有利于提高半导体器件的性能。
进一步，在形成伪栅介质层之后，去除所述牺牲侧墙之前，对所述伪栅介质层侧壁进行刻蚀，在所述伪栅极结构底部和衬底之间形成凹陷。去掉的伪栅介质层侧壁将被后续形成的所述侧墙结构替代。一方面，所述侧墙结构具有一定的厚度，使得后续形成的外延层到所述伪栅电极层和伪栅介质层的距离较远，进而后续形成的栅极结构和外延层之间不易发生击穿或短路的问题。
进一步，所述侧墙结构包括偏移侧墙和主侧墙，偏移侧墙和主侧墙的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种，所述伪栅介质层的材料包括氧化硅。氮化硅、碳化硅、碳氮化硅、碳氮氧化硅或硅硼氮烷相比氧化硅更耐击穿，因此后续形成的栅极结构和外延层之间不易发生击穿或短路的问题，从而使半导体器件的性能得到提高。
附图说明
图1至图5是一种鳍式场效应晶体管的形成方法的各步骤的结构示意图；
图6至图16是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能有待提高。
图1至图5是一种鳍式场效应晶体管形成过程实施例的结构示意图。
请参考图1，提供基底101，所述基底表面具有鳍部102，所述基底表面具有隔离层103，所述隔离层103顶部表面低于所述鳍部102的顶部表面，且所述隔离层103覆盖所述鳍部102的部分侧壁；在所述鳍部102的侧壁和顶部表面形成伪栅介质层110。
请参考图2，在所述伪栅介质层110上形成伪栅极结构120，所述伪栅极结构120包括伪栅电极层121和位于伪栅电极层侧壁的侧墙122；所述伪栅极结构120横跨所述鳍部102，且所述伪栅极结构120覆盖所述鳍部102的部分侧壁和顶部表面。
请参考图3，在所述伪栅极结构120两侧的所述鳍部102内形成开口130。
请参考图4，对所述开口130侧壁和底部进行清洗工艺。
请参考图5，在所述开口130内外延生长形成外延层140。
所述清洗工艺用于去除所述鳍部102表面的自然氧化层和其他杂质，改善鳍部102表面形态和质量，从而有利于后续外延生长工艺形成外延层140。
然而，进行清洗工艺时，所述伪栅介质层110侧壁处于暴露状态，因此伪栅介质层110侧壁容易被过刻蚀，导致伪栅极结构和鳍部表面之间的伪栅介质层110被横向刻蚀，使得伪栅介质层110的宽度变短，从而在后续鳍式场效应晶体管的制备工艺中，形成的栅极结构和外延层之间容易发生击穿或短路的问题，使获得的半导体器件的性能不佳。
为了解决以上问题，本发明的技术方案通过去除伪栅极结构两侧的部分伪栅介质膜，直至暴露出衬底表面，在伪栅极结构底部形成伪栅介质层，并且在所述伪栅电极层侧壁和伪栅介质层侧壁形成侧墙结构，解决了栅极结构和外延层之间容易发生击穿或者短路的问题。所述方法形成的半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图16是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。
请参考图6，提供衬底200，所述衬底上具有伪栅介质膜210。
在本实施例中，所述衬底200包括：基底201、位于基底表面的鳍部202、以及位于基底表面的隔离层203，所述隔离层203的顶部表面低于所述鳍部202的顶部表面，且所述隔离层203覆盖所述鳍部202的部分侧壁。
在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述衬底为平面式的半导体衬底。
在本实施例中，所述衬底200的形成方法包括：提供初始基底，所述初始基底上具有第一掩膜层，所述第一掩膜层暴露出部分初始基底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始基底，形成基底201和位于基底201上的鳍部202。
在其他实施例中，所述衬底的形成方法包括：提供基底；在所述基底表面外延形成所述鳍部。
在本实施例中，所述初始基底的材料为硅。相应的，所述基底201和鳍部202的材料为硅。
在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。相应的，基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述第一掩膜层的材料包括氮化硅，所述第一掩膜层的形成工艺包括：化学气相沉积工艺。所述第一掩膜层用于形成基底201和鳍部202的掩膜。
以所述第一掩膜层为掩膜，刻蚀所述初始基底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
所述衬底200上还具有覆盖所述鳍部202的隔离层203，所述隔离层203的顶部表面低于所述鳍部202的顶部表面，且覆盖鳍部202的部分侧壁。
所述隔离层203的材料包括：氧化硅。在其他实施例中，所述隔离层的材料还可以为氮氧化硅、氮化硅。
所述隔离层203用于实现半导体不同器件之间的电绝缘。
所述伪栅介质膜210的材料包括氧化硅。所述伪栅介质膜用于后续形成伪栅介质层。
所述伪栅介质膜的形成工艺包括：化学气相沉积工艺。
请参考图7，在所述伪栅介质膜210上形成伪栅极结构220，所述伪栅极结构220包括伪栅电极层221和位于伪栅电极层侧壁的牺牲侧墙222。
所述伪栅极结构220的形成步骤包括：在所述伪栅介质膜210上形成伪栅电极层221；在所述伪栅电极层221两侧形成牺牲侧墙222。
所述伪栅电极层221的形成方法包括：在所述衬底上形成伪栅电极膜(图中未示出)，所述伪栅电极膜上具有第二掩膜层(图中未示出)，所述第二掩膜层暴露出部分伪栅电极膜；以所述第二掩膜层为掩膜，刻蚀所述伪栅电极膜，形成伪栅电极层221。在本实施例中，所述伪栅电极膜的材料为多晶硅。相应的，所述伪栅电极层221的材料为多晶硅。
在本实施例中，所述伪栅电极层221即为栅极结构的栅电极层。在其他实施例中，所述伪栅电极层用于后续形成栅极结构的栅电极层。
所述牺牲侧墙的形成方法包括：在所述隔离层203和伪栅介质膜210表面以及伪栅电极层221的侧壁和顶部表面形成牺牲侧墙膜；去除隔离层203和伪栅介质膜210表面以及伪栅电极层221顶部的牺牲侧墙膜，在所述伪栅电极层221的侧壁形成牺牲侧墙222。
所述牺牲侧墙膜的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种。相应的，所述牺牲侧墙的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种。在本实施例中，所述牺牲侧墙膜的材料为氮化硅，相应的，所述牺牲侧墙222的材料为氮化硅。所述牺牲侧墙222用于保护伪栅电极层221在后续形成初始开口和形成凹陷时不被刻蚀破坏，使获得的半导体器件的性能较好。
所述牺牲侧墙膜的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
在本实施例中，形成牺牲侧墙膜的工艺为原子层沉积工艺。具体工艺参数为：采用的气体包括SiH2Cl2和NH3，SiH2Cl2和NH3的流量为1500标准毫升/分钟～4000标准毫升/分钟，温度为200摄氏度～600摄氏度，压强为1毫托～10毫托，循环次数为15次～100次。
去除隔离层203和伪栅介质膜210表面以及伪栅电极层221顶部的牺牲侧墙膜的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述牺牲侧墙222的厚度为2纳米～8纳米，所述厚度为沿垂直于伪栅电极层221侧壁方向上的牺牲侧墙222的尺寸。
请参考图8，去除所述伪栅极结构220两侧的部分伪栅介质膜210，直至暴露出衬底200表面，在伪栅极结构220底部形成伪栅介质层211。
去除所述伪栅极结构220两侧的部分伪栅介质膜210的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，去除伪栅极结构220两侧的部分伪栅介质膜210的工艺采用各向异性的干法刻蚀。具体工艺参数包括：采用的气体包括CF4和H2，其中CF4的流量为10标准毫升/分钟～300标准毫升/分钟，H2的流量为20标准毫升/分钟～500标准毫升/分钟，温度为70摄氏度，时间为5秒～50秒。
在本实施例中，所述伪栅介质膜210的材料为氧化硅。相应的，所述伪栅介质层211的材料为氧化硅。
在本实施例中，所述伪栅介质层211即为栅极结构的栅介质层。在其他实施例中，所述伪栅介质层用于后续形成栅极结构的栅介质层。
请参考图9，形成所述伪栅介质层211之后，去除所述伪栅极结构220和伪栅介质层211两侧暴露出的部分鳍部202，在鳍部202内形成初始开口230。
形成所述初始开口230的工艺为各向异性的干法刻蚀工艺。具体工艺参数包括：采用的气体包括O2、CH3F和He，其中，O2的流量为5标准毫升/分钟～200标准毫升/分钟，CH3F的流量为60标准毫升/分钟～800标准毫升/分钟，He的流量为60标准毫升/分钟～200标准毫升/分钟，温度为35摄氏度～50摄氏度，时间为5秒～100秒。
请参考图10，形成所述初始开口230之后，对所述伪栅介质层211侧壁进行刻蚀，在所述伪栅极结构220底部和衬底200之间形成凹陷240。
对所述伪栅介质层211侧壁进行刻蚀的工艺为湿法刻蚀工艺。具体工艺参数包括：刻蚀溶液为稀氢氟酸，稀释比例为100:1～1000:1。
所述湿法刻蚀工艺为各向同性的刻蚀工艺，该刻蚀工艺容易去除所述伪栅极结构220底部和衬底200之间的伪栅介质层211，从而在所述伪栅极结构220底部和衬底200之间形成凹陷240。
选择所述刻蚀溶液和稀释比例，能够在保证较好去除伪栅介质层211侧壁的情况下，一方面对所述鳍部202表面造成较小的损伤，从而不会对鳍部202的厚度和表面产生较大影响，另一方面对牺牲侧墙222造成较小的损伤，从而有利于牺牲侧墙222对其覆盖的伪栅电极层221起到更好的保护作用，进而能够获得性能较好的半导体器件。
去除的伪栅介质层211侧壁部分将被后续形成的侧墙结构所替代。在本实施例中，后续形成的侧墙结构材料为氮化硅，伪栅介质层211的材料为氧化硅。氮化硅相比氧化硅更耐击穿，因此对所述伪栅介质层211侧壁进行刻蚀更有利于避免后续形成的栅极结构和外延层之间发生击穿或短路问题，从而使半导体器件的性能得到提高。
请参考图11，在形成所述凹陷240之后，去除所述伪栅极结构220两侧的牺牲侧墙222。
去除所述牺牲侧墙222的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
因为半导体制备工艺对半导体器件的侧墙结构的整体厚度有一定的要求，若省略去除所述牺牲侧墙这一步骤，会影响后续形成的侧墙结构的整体厚度，使后续形成的侧墙结构厚度较薄。侧墙结构厚度太薄会影响其对伪栅介质层所起到的隔离保护作用，从而使后续形成的栅极结构和外延层之间容易发生击穿或短路的问题，获得的半导体器件的性能不佳。
在其他实施例中，所述形成方法还包括：在形成所述伪栅介质层之后，去除所述牺牲侧墙之前，对所述伪栅介质层侧壁进行刻蚀，在所述伪栅极结构底部和衬底之间形成凹陷；在形成所述凹陷之后，去除所述牺牲侧墙之前，去除所述伪栅极结构和伪栅介质层两侧暴露出的部分衬底，在衬底内形成初始开口。
在本实施例中，后续在去除所述牺牲侧墙222之后，在所述伪栅电极层221侧壁和伪栅介质层211侧壁形成侧墙结构。所述侧墙结构包括：位于伪栅电极层221侧壁和伪栅介质层211侧壁表面的偏移侧墙以及位于偏移侧墙侧壁表面的主侧墙。后续结合图12至图13对所述偏移侧墙和主侧墙的形成过程进行说明。
请参考图12，在所述伪栅电极层221侧壁和伪栅介质层211侧壁表面形成偏移侧墙251。
所述偏移侧墙251的形成方法包括：在所述鳍部202表面和隔离层203表面和伪栅电极层221侧壁和顶部表面以及伪栅介质层211侧壁表面形成牺偏移墙膜；去除鳍部202表面和隔离层203表面和伪栅电极层221顶部的偏移侧墙膜，在所述伪栅电极层221侧壁和伪栅介质层211侧壁表面形成偏移侧墙251。
所述偏移侧墙膜的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷的一种或几种。在本实施例中，所述偏移侧墙膜的材料为氮化硅，相应的，所述偏移侧墙251的材料为氮化硅。所述偏移侧墙膜的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
去除鳍部202表面和隔离层203表面和伪栅电极层221顶部的偏移侧墙膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述偏移侧墙251用于定义后续轻掺杂区(图中未示出)的位置。
所述偏移侧墙251的厚度为1纳米～4纳米。所述偏移侧墙251使得后续形成的栅极结构和外延层之间的距离较远，有利于防止栅极结构和外延层之间发生击穿或短路问题。
请参考图13，在所述偏移侧墙251侧壁表面形成主侧墙252。
所述主侧墙252的形成方法包括：在所述鳍部202表面和隔离层203表面和伪栅电极层221顶部表面以及偏移侧墙251侧壁表面形成主侧墙膜；去除鳍部202表面和隔离层203表面以及伪栅电极层221顶部表面的主侧墙膜，在所述偏移侧墙251的侧壁表面形成主侧墙252。
所述主墙膜的材料包括：包括：氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种。在本实施例中，主侧墙膜的材料为氮化硅，相应的，主侧墙252的材料为氮化硅。
所述主侧墙膜的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
去除鳍部202表面和隔离层203表面以及伪栅电极层221顶部表面的主侧墙膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述主侧墙252用于定义后续外延层的位置。
所述主侧墙252的厚度为6纳米～12纳米。
所述偏移侧墙251和主侧墙252构成侧墙结构250，所述侧墙结构250沿垂直于伪栅电极层251和伪栅介质层211的侧壁方向上的尺寸较大，使得后续形成的外延层到所述伪栅电极层和伪栅介质层的距离较远。在本实施例中，所述伪栅电极层221和伪栅介质层211即为栅极结构，则外延层到栅极结构之间的距离较远，使外延层和栅极结构之间不易发生击穿或短路，有利于提高半导体器件的性能较好。
在本实施例中，所述形成方法还包括：在形成所述偏移侧墙251之后，形成所述主侧墙252之前，在所述偏移侧墙两侧的鳍部202内形成轻掺杂区(图中未示出)。
所述轻掺杂区的形成步骤包括：以所述偏移侧墙251为掩膜，在所述偏移侧墙251两侧的鳍部202内进行离子注入工艺。
所述轻掺杂区内具有轻掺杂离子，所述轻掺杂离子的导电类型与晶体管的类型相关。在本实施例中，所述器件用于形成PMOS晶体管，因此，所述轻掺杂区的轻掺杂离子为P型离子，如：硼离子。在其他实施例中，所述器件用于形成NMOS晶体管，因此，所述轻掺杂区的轻掺杂离子为N型离子，如：磷离子或者砷离子。
请参考图14，在所述伪栅电极层221和侧墙结构250两侧的鳍部202内形成开口260。
形成所述开口260的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，形成所述开口260采用各向异性的干法刻蚀工艺。具体工艺参数包括：采用的气体包括O2、CH3F和He，其中，O2的流量为5标准毫升/分钟～200标准毫升/分钟，CH3F的流量为60标准毫升/分钟～800标准毫升/分钟，He的流量为60标准毫升/分钟～200标准毫升/分钟，温度为35摄氏度～50摄氏度，时间为5秒～100秒。
形成所述开口260的干法刻蚀工艺，会在所述开口260的侧壁和底部表面产生一定的副产物，对后续外延生长形成外延层产生不良影响。进行清洗工艺，不仅能够去除形成所述开口260产生的副产物，并且能够去除所述开口260侧壁和底部表面的自然氧化层和其他杂质，改善所述开口260侧壁和底部表面杂质和缺陷，从而有利于后续外延生长形成质量较高的外延层，使获得的半导体器件性能较好。
请参考图15，在形成所述开口260之后，对所述开口260侧壁和底部进行清洗工艺。
在本实施例中，清洗工艺采用的是干法刻蚀工艺，具体工艺参数包括：采用的气体包括He、NH3和NF3，其中，He的流量为600标准毫升/分钟～2000标准毫升/分钟，NH3的流量为200标准毫升/分钟～500标准毫升/分钟，NF3的流量为20标准毫升/分钟～200标准毫升/分钟，压力为2托～10托，时间为20秒～100秒。
所述清洗工艺用于去除所述开口260侧壁和底部表面的副产物、自然氧化层和其他杂质，从而改善开口260侧壁和底部表面杂质和缺陷。同时，形成的所述侧墙结构250对伪栅电极层221和伪栅介质层211起到较好的保护作用，避免伪栅介质层在清洗工艺中被过刻蚀，从而避免后续形成的栅极结构和外延层之间发生击穿或短路，有利于提高半导体器件的性能。
请参考图16，在进行所述清洗工艺之后，在所述开口260内形成外延层270。
在所述开口260内形成的外延层270顶部表面与所述鳍部202的顶部表面距离为-5纳米～20纳米。
形成所述外延层270的工艺包括气相外延工艺或者分子束外延工艺。
所述外延层270的材料和源漏离子的导电类型与晶体管的类型相关。
在本实施例中，所述半导体器件的形成方法用于形成PMOS晶体管，外延层270的材料包括：硅锗或者硅，源漏离子为P型离子，如：硼离子。具体工艺参数包括：采用的气体包括SiH4、SiH2Cl2、B2H6、GeH4、HCl和H2，其中，SiH4、SiH2Cl2、B2H6、GeH4、HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在其他实施例中，所述半导体器件的形成方法用于形成NMOS晶体管，因此，外延层的材料包括：碳化硅或者硅，源漏离子为N型离子，如：磷离子或者砷离子。具体工艺参数包括：采用的气体包括H2、HCl、SiH2Cl2、PH3，H2的流量为2000标准毫升/分钟～20000标准毫升/分钟，HCl的流量为30标准毫升/分钟～～150标准毫升/分钟，SiH2Cl2的流量为50标准毫升/分钟～～1000标准毫升/分钟，PH3的流量为10标准毫升/分钟～～2000标准毫升/分钟，压力为10托～600托，温度为650摄氏度～850摄氏度。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有伪栅介质膜；
在所述伪栅介质膜上形成伪栅极结构，所述伪栅极结构包括伪栅电极层和位于伪栅电极层侧壁的牺牲侧墙；
去除所述伪栅极结构两侧的部分伪栅介质膜，直至暴露出衬底表面，在伪栅极结构底部形成伪栅介质层；
在形成所述伪栅介质层之后，去除所述牺牲侧墙；
在去除所述牺牲侧墙之后，在所述伪栅电极层侧壁和伪栅介质层侧壁形成侧墙结构；
在所述伪栅电极层和侧墙结构两侧的衬底内形成开口。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述伪栅介质层之后，去除所述牺牲侧墙之前，还包括：对伪栅介质层侧壁进行刻蚀，在所述伪栅极结构底部和衬底之间形成凹陷。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，在形成所述凹陷之后，去除所述牺牲侧墙之前，还包括：去除所述伪栅极结构和伪栅介质层两侧暴露出的部分衬底，在衬底内形成初始开口。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成伪栅介质层之后，去除所述牺牲侧墙之前，还包括：去除所述伪栅极结构和伪栅介质层两侧暴露出的部分衬底，在衬底内形成初始开口。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，在形成初始开口之后，去除所述牺牲侧墙之前，还包括：对所述伪栅介质层侧壁进行刻蚀，在所述伪栅极结构底部和衬底之间形成凹陷。
6.如权利要求2或5所述的半导体器件的形成方法，其特征在于，对所述伪栅介质层侧壁进行刻蚀的工艺为湿法刻蚀工艺。
7.如权利要求3或4所述的半导体器件的形成方法，其特征在于，形成所述初始开口的工艺为各向异性的干法刻蚀工艺。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲侧墙的材料包括：氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种；所述牺牲侧墙的厚度为2纳米～8纳米。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙结构包括：位于伪栅电极层和伪栅介质层侧壁表面的偏移侧墙、以及位于偏移侧墙侧壁表面的主侧墙。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述侧墙结构的形成步骤包括：在所述伪栅电极层和伪栅介质层侧壁表面形成偏移侧墙；在所述偏移侧墙侧壁表面形成主侧墙。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，在形成所述偏移侧墙之后，形成所述主侧墙之前，还包括：在所述偏移侧墙两侧的衬底内形成轻掺杂区。
12.如权利要求9所述的半导体器件的形成方法，其特征在于，所述偏移侧墙材料包括：氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种；所述偏移侧墙的厚度为1纳米～4纳米。
13.如权利要求9所述的半导体器件的形成方法，其特征在于，所述主侧墙材料包括：氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、硅硼氮烷中的一种或几种；所述主侧墙的厚度为6纳米～12纳米。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述开口之后，在所述开口内形成外延层。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，在所述开口内形成的外延层顶部表面与所述衬底的顶部表面距离为-5纳米～20纳米。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述开口之后，形成所述外延层之前，还包括：对所述开口侧壁和底部进行清洗工艺。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层的顶部表面低于所述鳍部的顶部表面，且所述隔离层覆盖所述鳍部的部分侧壁；所述伪栅极结构横跨所述鳍部，且所述伪栅极结构覆盖所述鳍部的部分侧壁和顶部表面；所述伪栅介质膜位于所述鳍部的侧壁和顶部表面。
18.一种采用如权利要求1至17任一项方法所形成的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110634742A true CN110634742A (zh) | 2019-12-31 |
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Family
ID=68968218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810662759.4A Active CN110634742B (zh) | 2018-06-25 | 2018-06-25 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN110634742B (zh) |
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| CN110634742B (zh) | 2023-04-21 |
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