CN109728074B - 包含外延硅层的半导体装置及其形成方法 - Google Patents

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Abstract

本发明实施例涉及包含外延硅层的半导体装置和其形成方法。一种制造半导体装置的方法包含：提供衬底，衬底包含第一导电类型的第一半导电区和位于第一半导电区上方的门结构，其中门结构之间的间隙暴露第一半导电区的部分；和从第一半导电区的经暴露部分开始在间隙中形成第二导电类型的第二半导电区。形成第二半导电区包含：在腔中在毗邻于门结构的侧壁周围以第一生长速率生长外延富硅层，第一生长速率大于中心部分处的第二生长速率；和在腔中利用蚀刻剂以第一蚀刻速率在毗邻于门结构的侧壁周围部分地去除外延富硅层，第一蚀刻速率大于中心部分处的第二蚀刻速率。

Description

包含外延硅层的半导体装置及其形成方法
技术领域
本发明实施例是有关形成外延硅层和其半导体装置的方法。
背景技术
双载子结晶体管(BJT)是广泛采用的装置，其包含基极区、集电极区和射极区。BJT通常含有彼此邻接的两个p-n结，其中组件区中的一个为两个结所共有。第一结可由基极区和射极区形成，且第二结可由射极区和集电极区形成。在操作中，电流透过跨越基极区和射极区的门控电压流动通过射极区和集电极区。已提出各种方案来改善BJT性能，举例来说，通过减小内部电阻或BJT的组件当中的接触电阻。
发明内容
根据本发明的实施例，一种制造半导体装置的方法包括：提供衬底，所述衬底包含第一导电类型的第一半导电区和位于所述第一半导电区上方的栅极结构，其中所述栅极结构之间的间隙暴露所述第一半导电区的部分；和从所述第一半导电区的所述经暴露部分开始在所述间隙中形成第二导电类型的第二半导电区，所述步骤包括：在腔中在毗邻于所述栅极结构的侧壁周围以第一生长速率生长外延富硅层，所述第一生长速率大于中心部分处的第二生长速率；和在所述腔中利用蚀刻剂以第一蚀刻速率在毗邻于所述栅极结构的所述侧壁周围部分地去除所述外延富硅层，所述第一蚀刻速率大于所述中心部分处的第二蚀刻速率。
根据本发明的实施例，一种制造半导体装置的方法包括：提供衬底，所述衬底包含第一导电类型的第一半导电区和位于所述第一半导电区上方的栅极结构，其中所述栅极结构之间的间隙暴露所述第一半导电区的部分；和从所述第一半导电区的所述经暴露部分开始在所述间隙中形成第二导电类型的第二半导电区，所述步骤包括：在腔中利用前驱物和蚀刻剂来生长外延富硅层；和在所述腔中利用所述蚀刻剂来部分地去除所述外延富硅层，生长所述外延富硅层时所使用的所述蚀刻剂的第一气流比小于部分地去除所述外延富硅层时所使用的所述蚀刻剂的第二气流比。
根据本发明的实施例，一种半导体结构包括：衬底，其包含第一导电类型的第一半导电区；第二导电类型的第二半导电区，其位于所述第一半导电区上方，所述第二导电类型不同于所述第一导电类型；栅极结构，其位于所述第二半导电区上方；和所述第一导电类型的第三半导电区，其位于所述栅极结构之间、所述第二半导电区上方，所述第三半导电区是由外延富硅层形成且包括在约10％内的厚度偏差。
附图说明
当与附图一起阅读时，依据以下详细说明最佳地理解本揭露的方面。应注意，根据行业中的标准实践，各种装置未按比例绘制。具体来说，为论述清晰起见，可任意地增大或减小各种装置的尺寸。
图1A到图1O是根据某些实施例制造半导体装置的方法的中间阶段的剖面图。
具体实施方式
以下揭露内容提供诸多不同实施例或实例以用于实施所提供标的物的不同特征。下文阐述组件和布置的具体实例以简化本揭露。这些当然仅是实例且并不希望具限制性。举例来说，在以下说明中，第一特征形成于第二特征上方或第二特征上可包含其中第一特征与第二特征直接接触地形成的实施例，且也可包含其中额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征不可直接接触的实施例。另外，本揭露可在各种实例中重复元件符号和/或字母。此重复是出于简化和清晰目的，且本身并不确定所论述的各种实施例和/或配置之间的关系。
此外，为便于说明，本文中可使用空间相对术语(例如，“下面”、“下方”、“下部”、“上面”、“上部”等)来阐述一个元件或特征与另一元件或特征的关系，如各图中所图解说明。除了图中所绘示的定向之外，所述空间相对术语希望囊括装置在使用或操作中的不同定向。装备可以其它方式被定向(旋转90度或呈其它定向)且可相应地以同样方式解释本文中所使用的空间相对描述词。
本揭露提供双载子结晶体管(BJT)的结构和制造操作。随着BJT装置的规模减小，制作BJT装置可遇到更多挑战。挑战之一是与射极区的形成有关。在现有方法中，射极区通常被构造为凹槽内的半导电区且可以是使用选择性外延生长方法来形成，以由于其晶体结构而获得期望电性质。然而，外延射极层的上表面通常在中心部分处具有凸起且在环绕中心部分的外围区处具有分面侧壁。换句话说，由于分面侧壁，射极层的上表面区域可为不平坦的。硅化物层可形成于射极区上方以减小射极区与上覆导电结构之间的接触电阻。可通过在射极区上方沉积金属层和/或硅层随后接着进行硅化操作来获得硅化物层。由于在射极区的分面侧壁周围的硅层比在凸起部分周围的硅层更厚，因此通常仅射极区的凸起部分周围的硅层的有限部分可成功地反应成硅化物。因此，射极层与其上覆装置(例如，金属硅化物或接触插塞)之间的有效接触面积可相应地减小。射极层与接触插塞之间的较小接触面积可导致接触电阻增大，因此降低BJT性能。
在本揭露中，论述形成射极层的平坦化增强方案。修改循环生长-蚀刻过程，其中非选择性沉积阶段和蚀刻阶段经反复以从下方开始形成射极层。透过对处理因子的适当控制，可通过外延生长阶段操作来任选地维持射极层的外延晶体结构，而可透过蚀刻阶段管理所生长射极层的上表面的平坦化。因此，增大射极层的接触面积。因此，可获得具有经减小接触电阻的BJT。
图1A到图1O是根据某些实施例制造半导体装置100的方法的中间阶段的剖面图。半导体装置100可为一或多个BJT装置。参考图1A，提供或接收衬底102。衬底102包含半导电材料，例如硅、锗、硅锗、碳化硅、砷化镓等。另一选择是，衬底102包含化合物半导体，包含砷化镓、磷化镓、磷化铟、砷化铟、锑化铟或上述各项的组合。在其它替代方案中，衬底102可包含经掺杂外延层、梯度半导电层和/或覆叠不同类型的另一半导电层的半导电层，例如硅锗层上的硅层。在实施例中，衬底102包含单晶硅或多晶硅。衬底102可掺杂有N型掺杂物，例如砷、磷等，或可掺杂有P型掺杂物，例如硼等。在所绘示的实施例中，衬底102包含掺杂有P型掺杂物的块状硅。
接下来，在衬底102中形成隔离结构104。隔离结构104经形成以用于隔离半导体装置100的一个组件与其它特征或装置。隔离结构104可为浅沟槽隔离(STI)或硅局部氧化(LOCOS)。作为用于制造隔离结构104的示范性操作，首先通过蚀刻操作(例如，干式蚀刻、湿式蚀刻、反应性离子蚀刻(RIE)操作等)形成数个凹槽。接下来，将隔离材料填充到所述凹槽中以形成隔离结构104。隔离材料可由电绝缘材料(例如，介电材料)形成。在某些实施例中，隔离结构104是由氧化物、氮化物、氮氧化物、二氧化硅、含氮氧化物、掺杂氮的氧化物、氮氧化硅、聚合物等形成。介电材料可使用适合工艺形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、UV臭氧氧化或上述各项的组合。在某些实施例中，可使用平坦化操作(例如，研磨或化学机械平坦化(CMP)工艺)来去除隔离结构104的过多材料且使隔离结构104的顶部表面与衬底102齐平。
因此，在衬底102中形成第一半导电区106。第一半导电区106用作半导体装置100的集电极区且电耦合到集电极端子(未展示)。在实施例中，可通过离子布植而布植掺杂物形成第一半导电区106。在实施例中，第一半导电区106可与衬底102形成在一起。换句话说，第一半导电区106可被视为衬底102的组件层。在实施例中，第一半导电区106具有N型掺杂物，例如砷或磷。在实施例中，第一半导电区106具有P型掺杂物，例如硼等。另一选择是，第一半导电区106可为外延式沉积。在某些实施例中，衬底102在第一半导电区106的底部部分与衬底102之间包含掩埋层(未展示)以便增强第一半导电区106的电性质。在所绘示的实例中，第一半导电区106是N型区且掩埋层具有N型掺杂物，掩埋层具有比第一半导电区106的掺杂浓度更大的掺杂浓度。
参考图1B，在衬底102的表面上形成栅极结构111。栅极结构111形成于第一半导电区106上方。栅极结构111中的每一个可彼此间隔开。在实施例中，栅极结构111经形成以栅极控基极区(例如，图1D中的半导电区130)的基极电流。在两个毗邻栅极结构111之间存在间隙113。栅极结构111中的每一个可包含栅极区112、掩模层114、第一间隔件116和第二间隔件118。
在衬底102上形成栅极区112。在实施例中，栅极区112包含导电材料或多晶硅。导电材料可选自铜、钨、铝和其它适合金属。在栅极区112上形成掩模层114。在实施例中，掩模层114由介电材料形成，例如氮化物、氧化物、氮氧化物等。第一间隔件116环绕栅极区112和掩模层114。另外，第二间隔件118环绕第一间隔件116且覆盖栅极区112和掩模层114。在实施例中，第一间隔件116或第二间隔件118可由介电材料形成，例如氮化物、氧化物、氮氧化物等。在实施例中，第一间隔件116和第二间隔件118构成具有不同介电材料的多层复合间隔件结构。在所绘示的实施例中，第一间隔件116和第二间隔件118分别由氧化硅和氮化硅形成。作为示范性操作，可通过透过适合操作(例如，CVD、PVD、ALD等)形成覆盖衬底102、栅极区112和掩模层114的毯覆层来形成第一间隔件116。可通过首先形成覆盖第一间隔件116的毯覆层，后续接着进行蚀刻操作以去除第二间隔件118的水平部分来形成第二间隔件118。可蚀刻第一间隔件116和第二间隔件118的覆盖第一半导电区106的部分，且因此形成间隙113且由栅极结构111定义所述间隙113。可蚀刻第一间隔件116和第二间隔件118的覆盖掩模层114的部分以暴露掩模层114且与掩模层114齐平。从间隙113的底部暴露第一半导电区106的部分。
参考图1C，执行蚀刻操作以将间隙113延伸到衬底102中。因此，在衬底102中形成凹槽107。蚀刻操作可为干式蚀刻、湿式蚀刻、RIE或上述各项的组合。在实施例中，凹槽107形成有栅极结构111以作为蚀刻掩模。在实施例中，凹槽107的部分延伸到低于栅极结构111。
图1D展示第二半导电区108的形成。在第一半导电区106上方、在对应凹槽107中形成第二半导电区108。在实施例中，第二半导电区108用作半导体装置100的基极区且电耦合到基极端子(未展示)。在实施例中，第二半导电区108可具有与衬底102的顶部表面大体上齐平的顶部表面。在实施例中，第二半导电区108延伸到低于栅极结构111。在实施例中，栅极结构111部分地覆盖第二半导电区108。在实施例中，透过间隙113暴露第二半导电区108的部分。在实施例中，第二半导电区108可包含不同导电类型且掺杂有N型掺杂物或P型掺杂物。在其中第二半导电区108用作半导体装置100的基极区的实施例中，第二半导电区108具有与第一半导电区106的导电类型相反的导电类型。在所绘示的实施例中，第二半导电区108具有P型掺杂物。第二半导电区108可由半导电材料形成，例如硅、硅锗等。第二半导电区108可通过以下方法形成：CVD、ALD、等离子辅助CVD(PECVD)、高密度等离子CVD(HDPCVD)、低压CVD(LPCVD)、金属有机CVD(MOCVD)、分子束外延(MBE)等。在实施例中，第二半导电区108是外延式形成的。在替代实施例中，用于形成栅极结构111和第二半导电区108的操作次序可交换。另一选择是，栅极结构111和间隙113可形成在第二半导电区108形成之后。在那个情况下，可需要单独光刻操作来形成凹槽107和第二半导电区108。
图1E到图1J展示第三半导电区130(图1J中展示)的形成。在实施例中，第三半导电区130用作半导体装置100的射极区。第三半导电区130可与第一半导电区106(集电极区)和第二半导电区108(基极区)相结合而用作晶体管。第三半导电区130可由基于硅的材料形成，例如硅、锗等。在实施例中，第三半导电区130具有与第一半导电区106相同的导电类型。在本揭露实例中，第三半导电区130具有N型掺杂物。另外，第三半导电区130可透过如参考图1F和图1G所阐述且图解说明的循环过程而形成有分层结构。
参考图1E，透过选择性外延生长(SEG)操作210在间隙113中的每一个中形成初始外延层122。在实施例中，初始外延层122形成于第二半导电区108的经暴露表面上方。初始外延层122可通过以下方法形成：CVD、ALD、等离子辅助CVD(PECVD)、高密度等离子CVD(HDPCVD)、低压CVD(LPCVD)、金属有机CVD(MOCVD)、分子束外延(MBE)等。初始外延层122为富硅层。在本揭露通篇，富硅层指含具有超过50％的原子百分比或重量百分比的硅的半导电层。在某些实施例中，富硅层具有超过80％的硅原子百分比或重量百分比。在实施例中，SEG操作210使用反应气体(包含基于硅的前驱物和蚀刻剂)来形成初始外延层122。在实施例中，基于硅的前驱物和蚀刻剂处于气相中。在实施例中，基于硅的前驱物包含：硅烷(SiH4)、二氯硅烷(DCS)、二硅烷(Si2H6)、三硅烷(Si3H8)、SixHyClz(符号x、y和z标示相应元素的相对比例)、其它基于硅的前驱物或上述各项的组合。在实施例中，蚀刻剂包含HCl、HF、Cl2、CxFyHz、CxClyHz、SixFyHz、SixClyHz或上述各项的组合。在SEG操作210期间，硅生长与硅蚀刻共存，其中基于硅的前驱物提供生长材料且蚀刻剂去除所生长的硅。在实施例中，SEG操作210的方案经调谐使得生长速率大于蚀刻速率，因此产生初始外延层122的硅生长的净效应。
在实施例中，在介于约500℃与约900℃之间的温度下执行SEG操作210。在实施例中，在介于约600℃与约800℃之间的温度下执行SEG操作210。在实施例中，在介于约10托与约600托之间的压力下执行SEG操作210。在实施例中，初始外延层122的沉积时间介于约30秒与约600秒之间。在实施例中，按气体流量计算，蚀刻剂具有小于约50％的比率，其中气体流量的比率(或气流比)被定义为蚀刻剂的流量率与基于硅的前驱物加蚀刻剂的总流量率的比率。在实施例中，按气压计算，蚀刻剂具有小于约50％的比率，其中压力比率被定义为蚀刻剂供应压力与基于硅的前驱物加蚀刻剂的总供应压力的比率。在实施例中，按压力比计算，蚀刻剂介于约30％与约50％之间。在实施例中，在约30sccm到约300sccm的流量率下将气态基于硅的前驱物引入到腔中。在实施例中，在介于约30sccm与约80sccm之间的流量率(举例来说，50sccm)下将蚀刻剂引入到腔中。
SEG操作210的基于硅的前驱物促进具有<100>结晶平面的单晶硅的选择性生长。单晶硅主要形成于初始外延层122的平坦表面122A上。另外，基于硅的前驱物也致使初始外延层122的多晶硅或非晶硅在第二间隔件118的侧壁118A周围沉积。与此同时，蚀刻剂容易地去除所生长离位硅部分、多晶硅或非晶硅。由于大多数多晶硅或非晶硅生长在第二间隔件118的侧壁118A周围且在侧壁118A周围被蚀刻，因此分面侧壁122B形成于第二间隔件118的侧壁118A处。因此，初始外延层122具有由与分面侧壁122B交会的平坦部分122A构成的顶部表面。在实施例中，初始外延层122的上表面(由122A和122B构成)具有下凹形状。
在所绘示的实例中，按气流比计算，蚀刻剂介于约30％与约50％之间。初始外延层122在具有<100>结晶平面的平坦部分122A处且在具有除了<100>之外的结晶平面(例如，<111>或<311>、<711>等)的分面侧壁122B处由单晶硅选择性地形成。初始外延层122的上表面具有平坦区域P1。在实施例中，初始外延层122具有介于约10nm与约30nm之间的厚度。
在实施例中，SEG操作210对初始外延层122进行掺杂。举例来说，SEG操作210使用含磷气体(例如，膦(PH3))、含砷气体(例如，胂(AsH3))等来引入N型掺杂物。另一选择是，SEG操作210可使用含硼气体(例如二硼烷(B2H6)等)来引入P型掺杂物。在某些实施例中，初始外延层122在SEG操作210期间不被原位掺杂。在那情况中，可在后续步骤中执行单独掺杂操作(例如，离子布植或等离子浸没离子布植(PIII))。在实施例中，可执行退火操作(例如，炉退火、迅速热退火或激光热退火)以激活初始外延层122的掺杂物。
随后，如图1F中所图解说明，在初始外延层122上生长另一外延富硅层123。外延富硅层123可透过非选择性外延生长(NEG)操作220而形成。在实施例中，NEG操作220与SEG操作210是原位执行的。举例来说，SEG操作210与NEG操作220在同一腔中被执行。在某些实施例中，SEG操作210与NEG操作220是在未释放成真空的不同腔中执行。在实施例中，使用基于硅的前驱物和蚀刻剂来执行NEG操作220。NEG操作220中所使用的基于硅的前驱物和蚀刻剂的成分可与SEG操作210中所使用的前驱物和蚀刻剂的成分相同。SEG操作210与NEG操作220之间的差异是所完成外延富硅层123由于低硅生长选择性到中等硅生长选择性而包含单晶硅以及多晶硅或非晶硅。在实施例中，NEG操作220的方案经调谐使得生长速率大于蚀刻速率，因此产生外延层123的硅生长的净效应。在实施例中，形成外延富硅层123的生长速率与蚀刻速率之间的比率小于形成初始外延层122时生长速率与蚀刻速率之间的比率。在实施例中，蚀刻剂包含形成外延富硅层123时所使用的第一蚀刻速率，所述第一蚀刻速率小于形成初始外延层122时所使用的第二蚀刻速率。因此，一旦外延富硅层123被完成，大量多晶硅或非晶硅便保留且填充分面侧壁122B与栅极结构111之间的间隙113。
可透过调谐反应气体(例如，基于硅的前驱物或蚀刻剂)的组成来控制外延富硅层123的轮廓。在实施例中，在侧壁118A周围以第一生长速率执行NEG操作220，所述第一生长速率大于外延富硅层123的中心部分处的第二生长速率。外延富硅层123可具有下凹上表面。在其中使第一生长速率更大的实施例中，由于经加厚外围部分，外延富硅层123可具有大体上平坦或上凹上表面。在实施例中，蚀刻剂包含生长外延富硅层123时所使用的第一气流比，所述第一气流比小于生长初始外延层122时所使用的第二气流比。在实施例中，多晶硅或非晶硅比单晶硅更快地生长，使得所生长外延富硅层123具有比中心部分厚的外围部分。在实施例中，外围部分可包含单晶硅和其它硅类型，例如多晶硅和非晶硅。在实施例中，尽管未展示，但所完成外延富硅层123在掩模层114的顶部表面或栅极结构111的侧壁118A上包含多晶硅或非晶硅。在实施例中，所生长外延富硅层123具有朝向栅极结构111向上延伸且部分地覆盖栅极结构111的侧壁的侧壁。在实施例中，所生长外延富硅层123具有接触栅极结构111的侧壁118A的有角度拐角123C。在实施例中，有角度拐角123C在两侧处生长于侧壁118A上。在实施例中，包含有角度拐角123C的外围部分可包含单晶硅和其它晶体类型，例如多晶硅和非晶硅。参考图1E和图1F，外延富硅层123的上表面具有平坦区域P2，平坦区域P2大于初始外延层122的平坦区域P1。
在实施例中，在介于约500℃与约900℃之间的温度下执行NEG操作220。在实施例中，在介于约600℃与约700℃的温度下执行NEG操作220。在实施例中，在介于约10托与约600托之间的压力下执行NEG操作220。在实施例中，外延富硅层123的沉积时间介于约30秒与约600秒之间。在实施例中，按气流比计算，蚀刻剂小于约50％。在实施例中，按气流比计算，蚀刻剂介于约5％与约30％之间，举例来说10％。在实施例中，按气压比计算，蚀刻剂小于约50％。在实施例中，按气压比计算，蚀刻剂介于约5％与约30％之间。在实施例中，在介于约250sccm与约300sccm之间的流量率下将气态基于硅的前驱物引入到腔中。在实施例中，在介于约30sccm与约50sccm之间的流量率(举例来说，40sccm)下将蚀刻剂引入到腔中。
图1G说明对外延富硅层123的蚀刻操作。因此形成经薄化外延富硅层124。可透过蚀刻操作230形成外延富硅层124。在实施例中，蚀刻操作230与NEG操作220是原位执行的。举例来说，NEG操作220与蚀刻操作230是在同一腔被执行。在实施例中，使用包含基于硅的前驱物和蚀刻剂的反应气体来执行蚀刻操作230。蚀刻操作230中所使用的基于硅的前驱物和蚀刻剂的成分可与NEG操作220或SEG操作210中所使用的基于硅的前驱物和蚀刻剂的成分相同。NEG操作220与蚀刻操作230之间的差异是，透过NEG操作220，所沉积的硅多于所蚀刻掉的硅；透过蚀刻操作230，所蚀刻的硅多于所沉积的硅。可使蚀刻操作230的生长速率小于形成外延富硅层124时的蚀刻速率，因此产生蚀刻的净效应。在实施例中，蚀刻剂包含形成外延富硅层124时所使用的第一气流比，所述第一气流比大于生长外延富硅层123时所使用的第二气流比。可透过调谐基于硅的前驱物或蚀刻剂的组成来达成外延富硅层124的轮廓控制。在实施例中，蚀刻操作230经执行，使得蚀刻剂在毗邻于侧壁118A的侧壁部分周围包含第一蚀刻速率，所述第一蚀刻速率大于外延富硅层124的中心部分处的第二蚀刻速率。在实施例中，多晶硅或非晶硅比单晶硅更快地被蚀刻，使得经重塑外延富硅层124在中心部分周围具有更大平坦区域。在实施例中，外围部分朝向栅极结构111向上延伸且部分地覆盖栅极结构111的侧壁。在实施例中，所生长外延富硅层124具有所蚀刻有角度拐角124C，所蚀刻有角度拐角124C具有比外延富硅层123的有角度拐角123C小的高度。在实施例中，接触栅极结构111的一个或所有有角度拐角124C被蚀刻掉，由此在侧壁部分周围形成大体上平坦上表面。参考图1F和图1G，外延富硅层124的上表面具有大于外延富硅层123的平坦区域P2的平坦区域P3。在实施例中，在中心部分处测量，外延富硅层124具有比外延层123的厚度小的厚度，以便达成外延富硅层124的上表面的优选平坦化。
在实施例中，在介于约700℃与约900℃之间的温度下执行蚀刻操作230。在实施例中，在介于约600℃与约800℃之间的温度下执行蚀刻操作230。在实施例中，在介于约10托与约60托之间的压力(举例来说，30托)下执行蚀刻操作230。在实施例中，在介于约20托与约40托之间的压力下执行蚀刻操作230。在实施例中，蚀刻操作230的蚀刻时间介于约30秒与约600秒之间。在所绘示的实施例中，蚀刻操作230包含由基于硅的前驱物加蚀刻剂构成的反应气体，其中蚀刻剂包含具有大于约50％的气流比的HCL。在实施例中，蚀刻操作230包含由基于硅的前驱物加蚀刻剂构成的反应气体，其中蚀刻剂包含具有介于约50％与约100％之间的气流比的HCL。在实施例中，蚀刻剂仅包含HCL。在实施例中，在介于约250sccm与约350sccm之间的流量率(举例来说，300sccm)下将蚀刻剂引入到腔中。
在实施例中，参考图1E到图1G所阐述且图解说明的NEG操作220和蚀刻操作230共同地说明生长第三半导电区130的组件层的一个示范性循环。操作循环可经重复以达到期望厚度。在实施例中，可不在每一循环中皆执行SEG操作(例如，仅执行一次)，而在每一循环中都执行NEG操作220和蚀刻操作230。操作循环可经重复以达到期望厚度。图1H和图1I展示在外延富硅层124上生长第二外延富硅层的另一循环。参考图1H，执行NEG操作240以在所生长外延富硅层124上形成外延富硅层125。NEG操作240的方案可类似于NEG操作220中所使用的方案。在实施例中，即使两个层在同一方案下形成，外延富硅层125的厚度或表面轮廓可仍不同于外延富硅层123的厚度或表面轮廓，这是因为沉积的表面宽度和外延的表面条件不可能彼此相同。随后，在图1I中执行蚀刻操作250以蚀刻所沉积外延富硅层125，由此形成外延富硅层126。在实施例中，蚀刻操作250包含与蚀刻操作230中所使用的方案类似的方案。在实施例中，所生长外延富硅层126的上表面具有比外延富硅层124的平坦区域P3大的平坦区域P4。
图1J展示第三半导电区130的完成。第三半导电区130是包括分层外延硅层的外延富硅层。前述外延沉积循环可经重复以达到第三半导电区130的预定厚度。代表性操作260经图解说明以执行必要外延沉积和/或蚀刻步骤。此外，第三半导电区130包括具有足够平坦区域的上表面，所述足够平坦区域有助于维持低接触电阻。可透过更多个外延沉积和蚀刻循环预执行经增强平坦度或厚度控制，每一循环在优选表面平坦度下提供较小厚度累加。另外，每一蚀刻操作(例如，操作230和250)中的蚀刻剂的供应量可经调整以确定不同表面轮廓。在实施例中，第三半导电区130中的每一个包含介于约60nm与约100nm之间的厚度。在实施例中，第三半导电区130中的每一个包含介于约70nm与约90nm之间的厚度。在实施例中，第三半导电区130中的每一个包含在约15％内的厚度偏差，其中厚度偏差定义为第三半导电区130的上表面上的最高(或最低)位置与第三半导电区130的平均厚度之间的比率。在实施例中，第三半导电区130中的每一个包含在约10％内的厚度偏差。在实施例中，第三半导电区130包含中心部分和具有高于中心部分的顶部的外围部分。在某些实例中，外围部分的顶部比中心部分高出小于约10nm。
图1K到图1M图解说明根据某些实施例形成第三半导电区130的方法。本揭露实施例与先前实施例之间的主要差异在于形成过程可不存在初始外延层122。替代地，如图1K和图1L中所展示，在第二半导电区108上执行第一外延沉积和蚀刻循环。首先，透过NEG操作310在第二半导电区108的经暴露表面上形成外延富硅层131。在实施例中，NEG操作310包含与NEG操作220或240中所使用的方案A类似的方案。换句话说，生长非选择性外延富硅层131，从而在外围部分处具有几个分面侧壁或无分面侧壁。更确切来说，在外延生长期间，在侧壁周围生长多晶硅或非晶硅。在实施例中，外延富硅层131包含比中心部分厚的外围部分。随后，透过蚀刻操作320蚀刻外延富硅层131，如图1L中所展示。因此形成经薄化外延富硅层132。在实施例中，蚀刻操作320与NEG操作310是原位执行的。举例来说，NEG操作310与蚀刻操作320是在同一腔中被执行。在实施例中，蚀刻操作320中所使用的基于硅的前驱物和蚀刻剂的成分可与NEG操作310中所使用的基于硅的前驱物和蚀刻剂的成分相同。图1M图解说明第三半导电区130的完成。第三半导电区130中的虚线表示透过反复沉积/蚀刻过程形成的多个外延富硅层。
在图1N中，在第三半导电区130上方形成导电层142。导电层142用于减小第三半导电区130与上覆结构之间的接触电阻。在实施例中，导电层142包含硅化物层。在实施例中，硅化物层可由硅化钨、硅化钛、硅化钴、硅化镍等形成。以硅化钨为实例，可通过使六氟化钨(WF6)与硅烷(SiH4)发生反应来形成硅化物层。另一选择是，可通过沉积由选定金属构成的覆盖第三半导电区130的金属层来形成硅化物层142。可执行退火操作以辅助使金属层的金属原子与第三半导电区130的硅原子发生反应。因此形成金属硅化物层142。在实施例中，外延富硅层142的上表面的整个区域反应成金属硅化物。在某些实施例中，可去除导电层142的未与硅发生反应的部分。如先前所论述，导电层142具有与第三半导电区130的上表面接触的底部部分。由于第三半导电区130的上表面已被大体上平坦化，因此第三半导电区130与导电层142之间的有效接触面积增大。因此，接触电阻可被减小。在实施例中，第三半导电区130的有效电阻低于20Ohms。
随后，在导电层142上方形成导电插塞144。导电插塞144可由导电材料形成，例如钛、钽、氮化钛、氮化钽、铜、铜合金、镍、锡、金或上述各项的组合。导电插塞144可通过任何适合方法形成，例如CVD、PVD、溅镀等。
本揭露提供一种制造半导体装置的方法。所述方法包含：提供衬底，衬底包含第一导电类型的第一半导电区和位于第一半导电区上方的栅极结构，其中栅极结构之间的间隙暴露第一半导电区的部分；和从第一半导电区的经暴露部分开始在间隙中形成第二导电类型的第二半导电区。形成第二半导电区包含：在腔中在毗邻于栅极结构的侧壁周围以第一生长速率生长外延富硅层，第一生长速率大于中心部分处的第二生长速率；和在腔中利用蚀刻剂以第一蚀刻速率在毗邻于栅极结构的侧壁周围部分地去除外延富硅层，第一蚀刻速率大于中心部分处的第二蚀刻速率。
本揭露提供一种制造半导体装置的方法。所述方法包含：提供衬底，衬底包含第一导电类型的第一半导电区和位于第一半导电区上方的栅极结构，其中栅极结构之间的间隙暴露第一半导电区的部分；和从第一半导电区的经暴露部分开始在间隙中形成第二导电类型的第二半导电区。第二半导电区的形成包含：在腔中利用前驱物和蚀刻剂生长外延富硅层；和在所述腔中利用蚀刻剂来部分地去除外延富硅层。生长外延富硅层时所使用的蚀刻剂的第一气流比小于部分地去除外延富硅层时所使用的蚀刻剂的第二气流比。
本揭露提供一种半导体结构，其包含衬底具有第一导电类型的第一半导电区和位于所述第一半导电区上方的第二导电类型的第二半导电区，所述第二导电类型不同于所述第一导电类型。所述半导体结构也包含位于第二半导电区上方的栅极结构以及位于栅极结构之间、第二半导电区上方的第一导电类型的第三半导电区。第三半导电区是由外延富硅层形成且包含在约10％内的厚度偏差。
上述内容概述数项实施例的特征，使得所属领域的技术人员可优选地理解本揭露的方面。所属领域的技术人员应了解，这些可容易地使用本揭露来作为用于设计或修改其它工艺和结构以实施相同目的和/或达成本文中所介绍的实施例的相同优势的基础。所属领域的技术人员也应意识到，这些等效构造不背离本揭露的精神和范围，且这些可在不背离本揭露的精神和范围的情况下在本文中做出各种改变、替代和更改。
符号说明
100 半导体装置
102 衬底
104 隔离结构
106 第一半导电区
107 凹槽
108 第二半导电区
111 栅极结构
112 栅极区
113 间隙
114 掩模层
116 第一间隔件
118 第二间隔件
118A 侧壁
122 初始外延层
122A 平坦表面/平坦部分
122B 分面侧壁
123 外延富硅层/外延层/所生长外延富硅层
123C 有角度拐角
124 外延富硅层/经重塑外延富硅层/所生长外延富硅层
124C 所蚀刻有角度拐角/有角度拐角
125 外延富硅层
126 外延富硅层
130 半导电区/第三半导电区
131 外延富硅层/非选择性外延富硅层
132 经薄化外延富硅层
142 导电层/硅化物层/外延富硅层
144 导电插塞
210 选择性外延生长操作
220 非选择性外延生长操作
230 蚀刻操作/操作
240 非选择性外延生长操作
250 蚀刻操作/操作
260 代表性操作
310 非选择性外延生长操作
320 蚀刻操作
P1 平坦区域
P2 平坦区域
P3 平坦区域
P4 平坦区域

Claims (20)

1.一种制造半导体装置的方法，其包括：
提供衬底，所述衬底包含第一导电类型的第一半导电区和位于所述第一半导电区上方的栅极结构，其中所述栅极结构之间的间隙暴露所述第一半导电区的部分；以及
从经暴露的所述第一半导电区的所述部分开始在所述间隙中形成第二导电类型的第二半导电区，所述第二半导电区在所述第一半导电区上方，所述形成第二导电类型的所述第二半导电区的步骤包括：
在腔中在毗邻于所述栅极结构的侧壁周围以第一生长速率生长外延富硅层，所述第一生长速率大于所述外延富硅层的中心部分处的第二生长速率，所述外延富硅层具有下凹上表面；以及
在所述腔中利用蚀刻剂以第一蚀刻速率在毗邻于所述栅极结构的所述侧壁周围部分地去除所述外延富硅层，所述第一蚀刻速率大于所述中心部分处的第二蚀刻速率，使得经重塑所述外延富硅层的所述中心部分周围具有更大平坦区域。
2.根据权利要求1所述的方法，其中所述蚀刻剂处于气相中且具有大于50％的第一气流比。
3.根据权利要求1所述的方法，其中生长外延富硅层包括利用所述蚀刻剂来生长所述外延富硅层。
4.根据权利要求3所述的方法，其中所述蚀刻剂的第二气流比在生长所述外延富硅层时小于50％。
5.根据权利要求1所述的方法，其中在所述生长所述外延富硅层中，在所述外延富硅层的所述中心部分处包括单晶硅且在毗邻于所述栅极结构的所述侧壁周围包括多晶硅或非晶硅。
6.根据权利要求1所述的方法，其中所述外延富硅层在毗邻于所述栅极结构的所述侧壁周围包括有角度拐角。
7.根据权利要求1所述的方法，其中形成所述第二半导电区包括在生长所述外延富硅层之前在所述第一半导电区上形成初始外延层，且形成初始外延层包括在中心部分处的第三生长速率，所述第三生长速率高于在毗邻于所述栅极结构的所述侧壁周围的外围部分处的第四生长速率。
8.根据权利要求7所述的方法，其中形成所述初始外延层时所使用的所述蚀刻剂包括第三气流比，所述第三气流比大于生长所述外延富硅层时所使用的第四气流比。
9.根据权利要求7所述的方法，其中形成初始外延层包括：生长在所述初始外延层的中心区周围具有<100>平面的所述初始外延层。
10.根据权利要求7所述的方法，其中形成初始外延层包括：生长在与毗邻于所述栅极结构的所述侧壁毗邻处具有不同于<100>平面的小面的所述初始外延层。
11.一种制造半导体装置的方法，其包括：
提供衬底；
在所述衬底上方形成多个栅极结构；
在所述衬底中沉积具有第一导电类型的第一半导电区，其中所述多个栅极结构之间的间隙暴露所述第一半导电区的部分；以及
从经暴露的所述第一半导电区的所述部分开始在所述间隙中形成第二导电类型的第二半导电区，所述第二半导电区在所述第一半导电区上方，所述形成第二导电类型的所述第二半导电区的步骤包括：
在腔中利用前驱物和蚀刻剂来生长外延富硅层，其中在所述生长所述外延富硅层中，所述外延富硅层具有比所述外延富硅层的中心部分厚的所述外延富硅层的外围部分，且所述外延富硅层具有下凹上表面；以及
在所述腔中利用所述蚀刻剂来部分地去除所述外延富硅层，生长所述外延富硅层时所使用的所述蚀刻剂的第一气流比小于部分地去除所述外延富硅层时所使用的所述蚀刻剂的第二气流比，使得经重塑所述外延富硅层的所述中心部分周围具有更大平坦区域。
12.根据权利要求11所述的方法，其进一步包括在所述第二半导电区上形成硅化物层。
13.根据权利要求12所述的方法，其中形成所述硅化物层包括：沉积覆盖所述第二半导电区的金属层，和对所述金属层和所述第二半导电区执行硅化。
14.根据权利要求12所述的方法，其进一步包括在所述硅化物层上形成导电插塞。
15.根据权利要求11所述的方法，其中所述第一半导电区包括硅锗。
16.根据权利要求11所述的方法，其进一步包括在形成所述间隙之前在所述衬底中形成凹槽，其中第二半导电区形成于所述凹槽中。
17.根据权利要求11所述的方法，其中生长外延富硅层包括形成覆盖所述多个栅极结构的至少一部分的外围部分，其中部分地去除所述外延富硅层会从所述多个栅极结构去除所述外延富硅层的所述外围部分。
18.一种半导体结构，其包括：
衬底，其包含第一导电类型的第一半导电区；
第二导电类型的第二半导电区，其位于所述第一半导电区上方，所述第二导电类型不同于所述第一导电类型；
栅极结构，其位于所述第二半导电区上方；以及
所述第一导电类型的第三半导电区，其位于所述栅极结构之间、所述第二半导电区上方，所述第三半导电区是由外延富硅层形成且包括在10％内的厚度偏差，其中所述第三半导电区在中心部分处包括单晶硅且在接近于所述栅极结构的侧壁周围包括多晶硅或非晶硅。
19.根据权利要求18所述的半导体结构，其中所述第三半导电区包含介于60nm与100nm之间的厚度。
20.根据权利要求19所述的半导体结构，其中所述侧壁高于所述中心部分。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10516040B2 (en) * 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming epitaxial silicon layer and semiconductor device thereof
US20230178638A1 (en) * 2021-12-06 2023-06-08 Globalfoundries Singapore Pte. Ltd. Bipolar transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646596A (zh) * 2011-02-18 2012-08-22 台湾积体电路制造股份有限公司 通过使用组合外延生长减少变化
CN103811351A (zh) * 2012-11-15 2014-05-21 台湾积体电路制造股份有限公司 形成外延部件的方法
TW201430910A (zh) * 2013-01-31 2014-08-01 United Microelectronics Corp 磊晶製程
CN104934324A (zh) * 2014-03-18 2015-09-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7622344B2 (en) * 2007-07-17 2009-11-24 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistors
US7736982B2 (en) * 2008-10-14 2010-06-15 United Microelectronics Corp. Method for forming a semiconductor device
US9871076B2 (en) * 2016-04-05 2018-01-16 Globalfoundries Singapore Pte. Ltd. Domain wall magnetic memory
US10516040B2 (en) * 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming epitaxial silicon layer and semiconductor device thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646596A (zh) * 2011-02-18 2012-08-22 台湾积体电路制造股份有限公司 通过使用组合外延生长减少变化
CN103811351A (zh) * 2012-11-15 2014-05-21 台湾积体电路制造股份有限公司 形成外延部件的方法
TW201430910A (zh) * 2013-01-31 2014-08-01 United Microelectronics Corp 磊晶製程
CN104934324A (zh) * 2014-03-18 2015-09-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

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