CN104576501A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底，在半导体衬底上依次形成衬垫氧化物层和硬掩膜层；在半导体衬底中蚀刻出用于填充隔离材料的第一沟槽；执行离子注入，以在第一沟槽的侧壁与衬垫氧化物层的下部交界的拐角区域形成离子注入区；以离子注入区为掩膜选择性蚀刻半导体衬底，以在第一沟槽的下部形成宽度大于第一沟槽的第二沟槽；在第二沟槽的侧壁和底部形成衬里氧化层；在第二沟槽和第一沟槽中填充隔离材料，以形成底部宽度大于顶部宽度的浅沟槽隔离结构。根据本发明，可以有效抑制半导体器件特征尺寸的不断缩减所引起的反转窄宽效应，提升浅沟槽隔离结构的隔离性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种具有底部宽度大于顶部宽度（即横截面呈凸型）的浅沟槽隔离结构的半导体器件及形成该浅沟槽隔离结构的方法。
背景技术
在半导体制造工艺中，所形成的浅沟槽隔离（STI）结构的性能对于最后形成的半导体器件的电学性能而言至关重要。
现有的形成如图1所示的浅沟槽隔离结构101的工艺通常包括下述步骤：首先，在半导体衬底100上依次沉积缓冲层和硬掩膜层，缓冲层的材料优选氧化物，硬掩膜层的材料优选氮化硅；图案化硬掩膜层，以在硬掩膜层中形成构成浅沟槽隔离结构101的图案的开口，该过程包括：在硬掩膜层上形成具有浅沟槽隔离结构101的图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻硬掩膜层直至露出缓冲层，采用灰化工艺去除所述光刻胶层；以图案化的硬掩膜层为掩膜，在半导体衬底中蚀刻出用于形成浅沟槽隔离结构101的沟槽；在所述沟槽的侧壁和底部形成衬里层101a，其材料为氧化物；在所述沟槽中以及硬掩膜层上沉积隔离材料101b，其通常为氧化物；执行化学机械研磨工艺以研磨隔离材料101b，直至露出硬掩膜层；采用湿法蚀刻去除硬掩膜层和缓冲层。
随着半导体器件特征尺寸的不断缩减，对于沟道长度小于1微米的MOS器件而言，其存在显著的反转窄宽效应（reverse narrow widtheffect），即器件的阈值电压随着隔离器件不同有源区的浅沟槽隔离结构的宽度的减小而降低，进而造成器件性能和可靠性的下降。产生上述现象的原因是，采用湿法蚀刻去除硬掩膜层和缓冲层时，部分隔离材料101b和部分衬里层101a也被同时去除，从而在浅沟槽隔离结构101的顶部拐角处形成凹槽102；后续在半导体衬底100上依次形成栅极介电层和栅极材料层（其构成材料包括多晶硅或者其它导电材料）之后，栅极材料层将会填充凹槽102，所述凹槽102中存在的栅极材料层将会诱导栅极介电层产生本地电场效应，进而导致器件的阈值电压的降低以及漏电流的升高。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种浅沟槽隔离结构的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成衬垫氧化物层和硬掩膜层；在所述半导体衬底中蚀刻出用于填充隔离材料的第一沟槽；执行离子注入，以在所述第一沟槽的侧壁与所述衬垫氧化物层的下部交界的拐角区域形成离子注入区；以所述离子注入区为掩膜选择性蚀刻所述半导体衬底，以在所述第一沟槽的下部形成宽度大于所述第一沟槽的第二沟槽；在所述第二沟槽的侧壁和底部形成衬里氧化层；在所述第二沟槽和所述第一沟槽中填充所述隔离材料，以形成所述浅沟槽隔离结构，其中，所述浅沟槽隔离结构的底部宽度大于顶部宽度。
进一步，所述衬垫氧化物层的厚度为100-400埃。
进一步，所述第一沟槽的深度为50-100nm。
进一步，所述离子注入的入射方向相对于所述半导体衬底的表面的交角为10-35度，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为3-30keV。
进一步，所述离子注入的注入离子为硅离子或锗离子。
进一步，所述第二沟槽的深度为200-330nm。
进一步，形成所述衬里氧化层之后填充所述隔离材料之前，还包括对所述衬里氧化层实施掺杂注入的步骤。
进一步，所述掺杂注入为碳掺杂注入，掺杂浓度为5.0×e19-1.0×e21离子/平方厘米。
进一步，所述隔离材料为氧化物、具有高介电常数的材料或者二者的结合。
进一步，填充所述隔离材料之后，还包括实施另一掺杂注入的步骤，以在所述隔离材料中掺杂碳或氮。
进一步，所述碳的掺杂浓度为5.0×e19-1.0×e21离子/立方厘米，所述氮的掺杂浓度为1.0×e20-1.0×e22离子/立方厘米。
进一步，填充所述隔离材料之后，还包括去除所述硬掩膜层和所述衬垫氧化物层的步骤。
本发明还提供一种半导体器件，所述半导体器件包括采用上述制造方法中的任一方法制造的浅沟槽隔离结构，所述浅沟槽隔离结构的底部宽度大于顶部宽度。
根据本发明，可以有效抑制半导体器件特征尺寸的不断缩减所引起的反转窄宽效应，提升浅沟槽隔离结构的隔离性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据现有工艺形成的浅沟槽隔离结构的示意性剖面图；
图2A-图2E为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成横截面呈凸型的浅沟槽隔离结构的方法以及具有该浅沟槽隔离结构的半导体器件。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图2A-图2E和图3来描述根据本发明示例性实施例的方法形成横截面呈凸型的浅沟槽隔离结构的详细步骤。
参照图2A-图2E，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
接下来，在半导体衬底200上依次形成衬垫氧化物层201和硬掩膜层202。形成衬垫氧化物层201和硬掩膜层202的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。衬垫氧化物层201作为缓冲层可以释放硬掩膜层202和半导体衬底200之间的应力，在本实施例中，衬垫氧化物层201的材料为二氧化硅，厚度为100-400埃。硬掩膜层202的材料优选氮化硅。
然后，对硬掩膜层202进行退火之后，利用硬掩膜层202作为掩膜进行隔离区光刻，在半导体衬底200中蚀刻出用于填充隔离材料的第一沟槽203。所述蚀刻为干法蚀刻，蚀刻气体包括碳氟化合物等。在本实施例中，第一沟槽203的深度为50-100nm。
接着，如图2B所示，以第一沟槽203为工艺窗口执行离子注入，以在第一沟槽203的侧壁与衬垫氧化物层201的下部交界的拐角区域形成离子注入区204。所述离子注入的入射方向相对于半导体衬底200的表面的交角为10-35度，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为3-30keV。在本实施例中，所述离子注入的注入离子为硅离子或锗离子。所述离子注入的注入离子为硅离子时，形成的离子注入区204中的硅呈非晶态；所述离子注入的注入离子为锗离子时，形成的离子注入区204由锗硅构成。
接着，如图2C所示，以离子注入区204为掩膜选择性蚀刻半导体衬底200，以在第一沟槽203的下部形成宽度大于第一沟槽203的第二沟槽203’。所述蚀刻为对半导体衬底200具有选择性的湿法蚀刻，其刻蚀液包括氢氧化钾、硝酸、四甲基氢氧化铵或者醋酸等。在本实施例中，第二沟槽203’的深度为200-330nm。
接着，如图2D所示，在第二沟槽203’的侧壁和底部形成衬里氧化层205。在本实施例中，采用热氧化工艺形成衬里氧化层205，由于离子注入区204的存在，第二沟槽203’的与离子注入区204交界的侧壁部分未形成衬里氧化层205。衬里氧化层205可以改善后续填充于第二沟槽203’中的隔离材料与半导体衬底200之间的结合度，降低漏电流。
然后，实施掺杂注入，以在衬里氧化层205中掺杂碳，其作用是降低后续形成的隔离材料所述产生的压应力，同时抑制半导体衬底200中的杂质向后续形成的隔离材料中的扩散。所述碳的掺杂浓度为5.0×e19-1.0×e21离子/立方厘米。
接着，如图2E所示，在第二沟槽203’和第一沟槽203中填充隔离材料206。先沉积隔离材料206于半导体衬底200上，以填充第二沟槽203’和第一沟槽203；再执行化学机械研磨直至露出硬掩膜层202。隔离材料206通常为氧化物（例如HARP）、具有高介电常数的材料或者二者的结合，所述具有高介电常数的材料的介电常数通常为3.9以上。
然后，实施另一掺杂注入，以在隔离材料206中掺杂碳或氮，其作用是进一步降低后续形成的隔离材料所述产生的压应力，同时抑制半导体衬底200中的杂质向后续形成的隔离材料中的扩散。所述碳的掺杂浓度为5.0×e19-1.0×e21离子/立方厘米，所述氮的掺杂浓度为1.0×e20-1.0×e22离子/立方厘米。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，在半导体衬底200中形成如图2E中示出的底部宽度大于顶部宽度（即横截面呈凸型）的浅沟槽隔离结构206’。接下来，通过湿法蚀刻去除硬掩膜层202和衬垫氧化物层201，执行化学机械研磨去除浅沟槽隔离结构206’高出半导体衬底200的部分。根据本发明，可以有效抑制半导体器件特征尺寸的不断缩减所引起的反转窄宽效应，提升浅沟槽隔离结构的隔离性能。
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：实施阱区注入；在半导体衬底200上形成栅极结构，作为示例，栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层，栅极介电层的构成材料包括氧化物，栅极材料层的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，栅极硬掩蔽层的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种；在栅极结构两侧形成紧靠栅极结构的侧壁结构；在栅极结构两侧的半导体衬底200中形成源/漏区等。
参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，在半导体衬底上依次形成衬垫氧化物层和硬掩膜层；
在步骤302中，在半导体衬底中蚀刻出用于填充隔离材料的第一沟槽；
在步骤303中，执行离子注入，以在第一沟槽的侧壁与衬垫氧化物层的下部交界的拐角区域形成离子注入区；
在步骤304中，以离子注入区为掩膜选择性蚀刻半导体衬底，以在第一沟槽的下部形成宽度大于第一沟槽的第二沟槽；
在步骤305中，在第二沟槽的侧壁和底部形成衬里氧化层；
在步骤306中，在第二沟槽和第一沟槽中填充隔离材料，以形成底部宽度大于顶部宽度的浅沟槽隔离结构。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种浅沟槽隔离结构的制造方法，包括：
提供半导体衬底，在所述半导体衬底上依次形成衬垫氧化物层和硬掩膜层；
在所述半导体衬底中蚀刻出用于填充隔离材料的第一沟槽；
执行离子注入，以在所述第一沟槽的侧壁与所述衬垫氧化物层的下部交界的拐角区域形成离子注入区；
以所述离子注入区为掩膜选择性蚀刻所述半导体衬底，以在所述第一沟槽的下部形成宽度大于所述第一沟槽的第二沟槽；
在所述第二沟槽的侧壁和底部形成衬里氧化层；
在所述第二沟槽和所述第一沟槽中填充所述隔离材料，以形成所述浅沟槽隔离结构，其中，所述浅沟槽隔离结构的底部宽度大于顶部宽度。
2.根据权利要求1所述的方法，其特征在于，所述衬垫氧化物层的厚度为100-400埃。
3.根据权利要求1所述的方法，其特征在于，所述第一沟槽的深度为50-100nm。
4.根据权利要求1所述的方法，其特征在于，所述离子注入的入射方向相对于所述半导体衬底的表面的交角为10-35度，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为3-30keV。
5.根据权利要求4所述的方法，其特征在于，所述离子注入的注入离子为硅离子或锗离子。
6.根据权利要求1所述的方法，其特征在于，所述第二沟槽的深度为200-330nm。
7.根据权利要求1所述的方法，其特征在于，形成所述衬里氧化层之后填充所述隔离材料之前，还包括对所述衬里氧化层实施掺杂注入的步骤。
8.根据权利要求7所述的方法，其特征在于，所述掺杂注入为碳掺杂注入，掺杂浓度为5.0×e19-1.0×e21离子/平方厘米。
9.根据权利要求1所述的方法，其特征在于，所述隔离材料为氧化物、具有高介电常数的材料或者二者的结合。
10.根据权利要求1所述的方法，其特征在于，填充所述隔离材料之后，还包括实施另一掺杂注入的步骤，以在所述隔离材料中掺杂碳或氮。
11.根据权利要求10所述的方法，其特征在于，所述碳的掺杂浓度为5.0×e19-1.0×e21离子/立方厘米，所述氮的掺杂浓度为1.0×e20-1.0×e22离子/立方厘米。
12.根据权利要求1所述的方法，其特征在于，填充所述隔离材料之后，还包括去除所述硬掩膜层和所述衬垫氧化物层的步骤。
13.一种半导体器件，其特征在于，所述半导体器件包括采用如权利要求1-12中的任一方法制造的浅沟槽隔离结构，所述浅沟槽隔离结构的底部宽度大于顶部宽度。
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