KR20030076266A - Ｍｉｓ형 반도체 장치 및 그 제조방법 - Google Patents

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KR20030076266A
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츠치야류타
호리우치마사타다
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은, MIS형 반도체 장치 및 그 제조방법체에 관한 것으로, MIS형 트랜지스터의 단채널효과의 억제 및, 게이트의 프린징용량을 작게하고, 신호지연의 고속화를 가능하게 하는 기술을 제공한다.
MIS형 트랜지스터에 대해, 높은 유전율을 갖는 절연막으로 사이드 월 스페이서를 형성하고, 이것을 도입단부로 하여 불순물 확산층 영역을 형성한다. 고유전율의 사이드 월 스페이서의 측벽은 고구동전류를 달성하기 위해 필요한 최적 막두께(5에서 15nm)로 하고, 그 외측의 사이드 월 스페이서는 유전율이 작은 절연막(실리콘산화막)으로 구성된다.
단채널효과를 충분히 억제하고, 또한, 소스 ·드레인 기생저항의 억제가 달성된다. 또한, 기생용량을 낮게 억제할 수 있기 때문에, 높은 구동능력을 동시에 달성할 수 있다.

Description

ＭＩＳ형 반도체 장치 및 그 제조방법{MIS SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조방법에 관한 것으로, 특히 초미세 MIS형반도체 장치의 대동작 전류화, 초고속 동작화에 관한 것이다.
초고밀도 반도체 장치를 구성하는 절연 게이트형 전계효과 트랜지스터, 특히 MIS형 전계효과 트랜지스터(이후, 간단히 MISFET이라 약기한다.)의 고성능화는 스케일링측에 기초하여 사용전원전압의 저하와 기생용량 저감 메리트를 달성해야 할, 트랜지스터 면적의 저감과 게이트치수의 미세화에 의해 달성되어 왔다.
그러나, 게이트 치수가 작아지면 단채널효과가 발생하고, 역치전압이 변동한다. 상기 초미세 MIS에 있어서는 이 게이트전극 길이의 미세화에 동반한 단채널효과 저감을 위해, 소스 확산층, 및 드레인 확산층의 접합이 얕아지는 것이 추천되고 있다.
상기와 같이 소스 확산층, 및 드레인 확산층의 접합이 얕아진 MISFET이라도, 게이트길이가 100nm 이하정도까지 소자의 미세화가 진행되면, 불순물을 활성화하기 위해 행하는 열처리공정 중의 불순물 확산에 의해 발생하는, 게이트와 소스/드레인 확산층간의 오버랩 영역을 위해, 실효채널길이의 확보가 어렵고, 내압이 저하되어 단채널효과의 억제가 곤란해진다.
이 문제를 해결하기 위해서는, 예를 들면 일본 특허공개 평7-245391에 기재되어 있는 것과 같이, 게이트전극의 측벽에 제 1 사이드 월 스페이서를 설치한 후에, 게이트전극 및 제 1 사이드 월 스페이서를 마스크로 하고, 불순물을 도입하여 N-또는 P-의 소스 확산층, 및 드레인 확산층 영역을 형성하므로써, 큰 실효게이트 길이를 확보하는 구조가 유효하다.
또, 소스/드레인 기생저항의 증대를 억제하는 수단으로서는, 예를 들면 일본 특허공개 평5-3206에 기재되어 있는 것과 같이, 제 1 사이드 월 스페이서를 산화막보다도 유전율이 높은 재료로 하고, 게이트전극이 N-또는 P-영역에 미치는 전계를 강하게 하므로써, 제 1 사이드 월 스페이서 하부의 기생저항을 완화하므로써 구동전류를 높이는 것이 유효하다.
그러나, 일본 특허공개 평7-245391에 기재된 구조에 있어서는, 게이트전극 단부의 N-또는 P-영역의 불순물 농도는, 통상의 게이트전극만을 마스크로 하여 확산층 영역을 형성한 경우에 비해 낮아지기 때문에, 소스/드레인 기생저항이 커지고, 구동능력이 열화하는 결점이 있다.
또, 일본 특허공개 평5-3206에 기재된 구조는, 게이트전극과 소스/드레인 확산층 영역이 서로 오버랩되지 않는 부분을 형성한 “옵셋 게이트구조”에 한정된 것이다.
옵셋 게이트 구조의 경우, 옵셋영역의 채널저항이 매우 고저항이기 때문에, 예를 들면 제 1 사이드 월 스페이서에 유전율이 높은 재료를 사용해도 충분한 구동전류를 얻는 것은 곤란하다.
또한, 위에서 서술한 것과 같이 사이드 월 스페이서 재료 전부의 유전율을 높이면, 게이트의 프린징용량이 커지고, 이에 의해 신호지연이 현저해지는 문제가 있었다.
상기와 같이 종래의 기술에서는 단채널효과의 억제와 고구동력의 양립은 곤란했다.
본 발명은, 상기 종래의 과제에 비추어보아 이루어진 것으로, 그 목적은, 단채널효과의 억제와, 고구동능력을 양립하는 데에 뛰어난 MIS형 반도체 장치 및 그 제조방법을 제공하는 데에 있다. 또한, 게이트의 프린징용량을 작게 하고, 신호지연의 고속화를 가능하게 하는 MIS형 반도체 장치 및 그 제조방법을 제공하는 데에 있다.
본 발명은, MIS형 반도체장치의 소스 확산층, 및 드레인 확산층 구조의 최적조건의 검토에 있어서, 상기 신규상을 발견한 결과에 기초한다. 그 상세한 부분에 관해서는 이하에 설명한다.
도 3은 제 1 사이드 월 스페이서에 이용하는 절연막 재료의 비유전율을 변화시킨 경우의, 트랜지스터의 구동전류와 기생저항의 변화를 계산에 의해 구한 것이다. 각 수치는, 실리콘산화막(비유전율 = 3.9)의 수치를 이용하여 규격화하고 있다. 비유전율이 커지는 만큼, 상기한 효과에 의해 기생저항은 감소하고, 구동전류는 증대한다.
한편, 도 4에 제 1 사이드 월 스페이서에 이용하는 절연막재료의 비유전율을 변화시킨 경우의 트랜지스터 지연과 기생용량의 변화를 구한 것이다. 각 수치는 도 3과 동일한 실리콘 산화막(비유전율 = 3.9)의 수치를 이용하여 규격화하고 있다. 비유전율이 커지는 만큼, 기생용량은 증대한다. 그러나, 비유전율을 증대시킨 경우, 기생용량이 증대하는 효과보다도 구동전류가 증대하는 효과쪽이 크기때문에, 트랜지스터 지연은 비유전율이 커지는 만큼 작아진다.
즉, 제 1 사이드 월 스페이서에 이용하는 절연막 재료의 비유전율이 커지는 만큼 트랜지스터의 고속동작이 가능해진다.
도 5는 제 1에 이용하는 사이드 월 스페이서의 폭을 변화시킨 경우의, 구동전류의 변화를 도시한 것이다. 제 1에 이용하는 사이드 월 스페이서의 폭이 증대함과 동시에 구동전류는 증대한다. 그리고, 사이드 월 스페이서의 폭이 7nm 근방에서 구동전류는 최대가 된다. 또한, 사이드 월 스페이서의 폭을 증대하고, 사이드 월 스페이서의 폭이 15nm을 넘게 되면 구동전류는 일정치를 나타내게 된다.
본 발명은, MIS형 반도체 장치의 소스 확산층, 및 드레인 확산층 구조의 최적조건의 점토에 있어서, 상기 신규상을 발견한 결과에 기초한다.
본 발명은 상기 목적을 달성하기 위해 이루어진 MIS형 반도체 장치 및 그 제조방법에 있어서,
제 1 도전형을 갖는 반도체 기판상에 형성된 게이트 절연막과, 그 게이트 절연막 상면에 설치된 게이트전극과, 게이트전극의 측벽 및 게이트전극의 외주부에 연재하는 반도체 기판 표면에 접하듯이 형성된 제 1 사이드 월 스페이서와, 게이트전극 및 제 1 사이드 월 스페이서를 마스크로 하고, 제 1 도전형과 반대의 도전형을 갖는 제 1 불순물을 반도체 기판에 도입하고, 형성된 제 1 불순물 영역과, 제 1 사이드 월 스페이서의 측벽에 적층되어 형성된 제 2 사이드 월 스페이서와, 게이트전극, 제 1 및 제 2 사이드 월 스페이서를 마스크로 하고, 반도체 기판에 제 1 불순물을 도입하고, 형성된 제 1 불순물영역보다도 높은 불순물 농도를 갖는 제 2 불순물영역을 구비하고, 제 1 사이드 월 스페이서는 소정의 폭에서 게이트절연막보다 높은 비유전율을 갖고, 제 1 불순물영역은, 그 한 단부가 게이트전극의 저변부 아래에 위치하는 것을 특징으로 하는 MIS형 반도체 장치이다.
또한, 제 2 사이드 월 스페이서는 제 1 사이드 월 스페이서보다 낮은 비유전율 유전율을 갖는다.
또는, 제 2 사이드 월 스페이서는 실리콘 산화막으로 형성되어 있다.
또한, 제 1 사이드 월 스페이서의 소정 폭은, 5 내지 15nm인 것을 특징으로 한다.
제 1 사이드 월 스페이서는 질화 실리콘, 실리콘, 산화 알루미늄, 산화 탄탈, 산화 티탄, 산화 지르코늄 및 산화 하프늄 중 어느 하나의 재료에서 선택되는 것을 특징으로 한다.
또는, 제 1 사이드 월 스페이서와 반도체 기판상 및 게이트 전극간에 절연막이 형성되어 있는 것을 특징으로 한다.
또, 제 1 사이드 월 스페이서는 반도체 기판상에 연재된 박막으로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치의 제조방법은, 제 1 도전형을 갖는 반도체 기판상에 게이트절연막을 형성하고, 게이트절연막 상면에 게이트전극을 설치하는 공정과,
게이트전극의 측벽 및 게이트전극의 외주부에 연재하는 반도체 기판 표면에 접하도록 소정의 폭으로 게이트절연막보다 높은 비유전율을 갖는 재료를 퇴적하고,제 1 사이드 월 스페이서를 형성하는 공정과, 게이트전극 및 제 1 사이드 월 스페이서를 마스크로 하고, 제 1 도전형과 반대의 도전형을 갖는 제 1 불순물을 상기 반도체 기판에 도입하고, 제 1 불순물영역을 형성하는 공정과, 제 1 사이드 월 스페이서의 측벽에 절연재료를 적층하고, 제 2 사이드 월 스페이서를 형성하는 공정과, 게이트전극, 제 1 및 제 2 사이드 월 스페이서를 마스크로 하고, 반도체 기판에 제 1 불순물을 도입하고, 제 1 불순물 영역보다도 높은 불순물 농도를 갖는 제 2 불순물 영역을 형성하는 공정과, 그 한 단부가 게이트전극의 저변 아래에 위치하도록 제 1 불순물 영역을 열처리하는 공정을 구비하는 것을 특징으로 한다.
또한, 제 2 사이드 월 스페이서는 제 1 사이드 월 스페이서의 비유전율보다 낮은 절연재료를 이용하는 것을 특징으로 한다.
제 2 사이드 월 스페이서는 실리콘 산화막으로 이루어지는 것을 특징으로 한다.
혹은, 제 1 사이드 월 스페이서는 막두께가 일정한 박막을 이용하여 형성하는 것을 특징으로 한다.
도 1은 본 발명에 의한 제 1 실시예에 의한 MIS형 전계효과 트랜지스터의 완성단면도이다.
도 2는 제 1 실시예에 의한 MIS형 전계효과 트랜지스터의 제조공정을 설명하는 도이다.
도 3은 사이드 월 스페이서 재료에 이용하는 절연막의 비유전율과 구동전류 및 기생저항의 관계를 도시하는 도이다.
도 4는 사이드 월 스페이서 재료에 이용하는 절연막의 비유전율과 트랜지스터 지연 및 기생용량의 관계를 도시하는 도이다.
도 5는 사이드 월 스페이서 재료의 막두께와 트랜지스터의 구동전류와의 관계를 도시하는 도이다.
도 6은 본 발명에 의한 제 2 실시예에 의한 MIS형 전계효과 트랜지스터의 완성단면도이다.
도 7은 본 발명에 의한 제 3 실시예에 의한 MIS형 전계효과 트랜지스터의 완성단면도이다.
도 8은 본 발명에 의한 제 4 실시예에 의한 MIS형 전계효과 트랜지스터의 완성단면도이다.
도 9는 본 발명에 의한 제 5 실시예에 의한 MIS반도체 장치의 완성단면도이다.
도 10은 본 발명에 의한 제 6 실시예에 의한 MIS반도체 장치의 완성단면도이다.
도 11은 본 발명에 의한 제 7 실시예에 의한 MIS반도체 장치의 완성단면도이다.
도 12는 본 발명에 의한 제 8 실시예에 의한 MIS반도체 장치의 완성단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판 2 : 필드 산화막
3 : 게이트 절연막 4 : 게이트 전극
5 : 제 1 사이드 월 스페이서 6 : 불순물 확산층 영역
7 : 제 2 사이드 월 스페이서 8 : 불순물 영역
9 : 금속 실리사이드층 10 : 층간 절연막
11 : 배선용 전극
이하, 본 발명을 실시예에 의해 더 상세하게 설명한다. 이해를 쉽게 하기 위해, 도면을 이용하여 설명하고, 요부는 다른 부분보다도 확대하여 도시되어 있다. 각 부의 재질, 도전형, 및 제조조건 등은 본 실시예의 기재에 한정되는 것은 아니고, 각각 많은 변형이 가능한 것은 말할 필요도 없다.
도 1은 본 발명의 하나의 실시예에 관한 MIS형 트랜지스터의 완성단면도이다. 또, 그 제조공정을 도 2를 이용하여 설명한다.
도 2에 도시한 것과 같이, 실리콘 기판(1)상에 게이트절연막(3) 및 폴리 실리콘으로 이루어지는 게이트전극(4)을 형성한다.(도 2(a) 참조) 다음으로 실리콘 산화막보다도 유전율이 큰 절연막, 예를 들면 질화실리콘막과 산화 티탄막 등을 CVD법(Chemical Vapor Deposition) 등에 의해 퇴적하고, 이 절연막을 에칭하여 게이트전극의 측벽에 제 1 사이드 월 스페이서(5)를 형성한다. 이 때, 디바이스의 신뢰성을 확보하기 위해, 제 1 사이드 월 스페이서를 퇴적하기 전에, 예를 들면 650℃로 라이트산화를 하고, 실리콘 기판(1) 및 게이트전극(4) 표면을 극박막의 실리콘 산화막으로 피복해도 좋다.
이어서, 이것을 마스크로 하여 소정 도전형 불순물을 이온주입하고 불순물 확산층 영역(6)을 형성한다.(도 2(b) 참조) 다음으로 제 1 사이드 월 스페이서보다 유전율이 작은 절연막, 예를 들면 실리콘 산화막을 CVD법 등에 의해 퇴적하고, 동일하게 이 절연막을 에칭 백하여 이온주입하고, 고농도의 불순물이 도입되어 이루이지는 제 2 불순물영역(8)을 형성한다.(도 2(c) 참조)
이어서, 아닐에서 불순물의 활성화 처리를 행한다. 상기의 처리는 예를 들면 1000℃ 1초정도에서 행해지지만, 가능한 한 처리시간을 짧게 하고, 열이력을 짧게하므로써, 불순물의 확산을 억제하는 것이 바람직하다. 그 뒤, 확산층 영역(8) 및 게이트전극(4)의 표층에 금속 실리사이드층(9)을 형성한다. 이 실리사이드층은, 예를 들면 티탄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등의 금속 실리사이드로 이루어진다. 금속 실리사이드층을 형성한 것 외에, 층간 절연막(10), 또한드레인 및 소스전극을 포함하는 배선용 전극(11)을 원하는 회로방식에 따라 형성한다.(도 2(d) 참조)
상기 실시예에 따르면, 제 1 사이드 월 스페이서(5)를 마스크로 하여 제 1 불순물 확산층영역(6)을 형성하므로써, 확산층 영역의 채널 가로방향으로의 확산을 억제할 수 있고, 실효채널 길이를 크게 확보할 수 있다. 이 때문에, 소자를 미세화하고, 종래에 비해 게이트길이를 짧게 해도, 단채널효과를 억제할 수 있다.
또, 게이트전극(3)의 측벽 중, 내측의 측벽은 높은 유전율을 가진 절연막을 이용하고 있으므로, 이 제 1 사이드 월 스페이서 아래의 기판에 걸리는 전계가 매우 강해지기 때문에, 제 1 사이드 월 스페이서 아래의 불순물 영역을 충분히 반전시킬 수 있다. 이 때문에, 게이트와 소스/드레인 확산층간의 오버랩 영역이 적어져도, 기생저항의 증대를 억제할 수 있으므로, 충분한 구동전류를 흘릴 수 있다. 이에 의해 단채널효과의 억제와, 높은 구동능력을 양립할 수 있다.
도 3은 제 1 사이드 월 스페이서에 이용하는 절연막 재료의 비유전율을 변화시킨 경우의 트랜지스터의 구동전류와 기생전류와 기생저항의 변화를 계산에 의해 구한 것이다. 각 수치는 실리콘 산화막(비유전율 = 3.9)의 수치를 이용하여 규격화하고 있다. 비유전율이 커지는 만큼, 상기한 효과에 의해 기생저항은 감소하고, 구동전류는 증대한다.
한편, 도 4에 제 1 사이드 월 스페이서에 이용하는 절연막 재료의 비유전율을 변화시킨 경우의 트랜지스터 지연과 기생용량의 변화를 구한 것이다. 각 수치는 도 3과 동일한 실리콘 산화막(비유전율 = 3.9)의 수치를 이용하여 규격화하고 있다. 비유전율이 커지는 만큼, 기생용량은 증대한다. 그러나, 비유전율을 증대시킨 경우, 기생용량이 증대하는 효과보다도 구동전류가 증대하는 효과쪽이 크기때문에, 트랜지스터 지연은 비유전율이 커지는 만큼 작아진다.
즉, 제 1 사이드 월 스페이서에 이용하는 절연막재료의 비유전율이 커지는 만큼 트랜지스터의 고속동작이 가능해진다.
위에서 서술한 것과 같이 제 1 사이드 월 스페이서(5)는 질화 실리콘막과 산화 티탄막 등의 절연막을 에칭 백한 것이고, 그 사이드 월 스페이서 폭은 절연막의 퇴적막두께에 의해 제어된다. 그리고, 제 1 사이드 월 스페이서의 폭은, 제 1 불순물 확산층 영역(6)의 채널에의 가로방향 확산을 억제하는 것이고, 그 막두께는 엄밀하게는 불순물을 이온주입할 때의 이온주입 에너지를 도즈량 등의 조건과, 그 후의 아닐공정에 의한 열확산을 포함하여 설정할 필요가 있다.
단채널효과의 억제 관점에서는 제 1 사이드 월 스페이서의 폭은 크게 하는 것이 바람직하지만, 기생용량의 관점에서는 가능한 한 작게 하는 것이 바람직하다.
또 이 때, N형 트랜지스터의 제 1 불순물 확산층 영역(6)의 형성에서 일반적으로 이용되는 As이온과, P형 트랜지스터의 불순물 확산층 영역(6)의 형성에서 일반적으로 이용되는 B이온에서는 확산계수가 다르므로, N형 트랜지스터와 P형 트랜지스터에서는 그 최적치는 다르다. 이상의 사항을 고려하여 제 1 사이드 월 스페이서 폭의 최적치를 설정할 필요가 있다.
도 5는 제 1에 이용하는 사이드 월 스페이서의 폭을 변화시킨 경우의 구동전류의 변화를 도시한 것이다. 제 1에 이용하는 사이드 월 스페이서의 폭이 증대함과동시에 구동전류는 증대한다. 그리고, 사이드 월 스페이서의 폭이 7nm 근방에서 구동전류는 최대가 된다. 또한 사이드 월 스페이서의 폭을 증대하고, 사이드 월 스페이서의 폭이 15nm을 넘게 되면 구동전류는 일정치를 나타내게 된다. 이상의 관점에서 사이드 월 스페이서의 폭에는 최적치가 있고, 제 1에 이용하는 사이드 월 스페이서의 폭은 5에서 15nm으로 형성하는 것이 바람직하다.
다음으로, 제 2 실시예에 관해서, 제 5도에 기초하여 설명한다. 제 2 실시예는 예를 들면 15nm이상의 사이드 월 스페이서 폭을 설정할 필요가 있는 경우의 MIS형 트랜지스터의 완성단면도이다.
앞에서 서술한 제 1 실시예와 동일하게 실리콘 기판(1)상에 게이트절연막(3) 및 폴리실리콘으로 이루어지는 게이트전극(4)을 형성한다. 다음으로, 실리콘 산화막보다도 유전율이 큰 절연막, 예를 들면 질화실리콘막, 실리콘막, 산화 알루미늄막, 산화탄탈막, 산화 티탄막, 산화 지르코늄막 및 상화 하프늄막 등을 CVD법 등에 의해 퇴적하고, 이 절연막을 에칭 백하여 게이트전극의 측벽에 제 1 사이드 월 스페이서(5)를 예를 들면 5에서 15nm 형성한다.
이 때, 디바이스의 신뢰성을 확보하기 위해, 제 1 사이드 월 스페이서를 퇴적하기 전에, 예를 들면 650℃에서 라이트산화를 행하고, 실리콘 기판(1) 및 게이트전극(4) 표면을 극박막의 실리콘 산화막으로 피복해도 좋다.
다음으로 유전율이 낮은 절연막, 실리콘 산화막을 퇴적하고, 이 절연막을 에칭 백하여 제 2 사이드 월 스페이서(12)를 형성한다. 이 제 1 및 제 2 사이드 월 스페이서를 마스크로 하여 소정 도전형의 불순물을 이온주입하고 불순물 확산층 영역(6)을 형성한다. 다음으로 동일하게 하여 실리콘 산화막을 CVD법 등에 의해 퇴적하고, 이 절연막을 에칭 백하고 제 3 사이드 월 스페이서(14)를 형성한다. 그 후, 이것을 마스크로 하여 이온주입하고, 고농도의 불순물이 도입되어 이루어지는 제 2 불순물 영역(8)을 형성한다.
이어서, 예를 들면 1000℃ 1초 정도의 아닐에 의해 불순물의 활성화 처리를 행한다. 그 후, 확산층 영역(8) 및 게이트전극(4)의 표층에 금속 실리사이드층(9)을 형성한다. 이 실리사이드층은 예를 들면 티탄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등의 금속 실리사이드로 이루어진다. 금속 실리사이드층을 형성한 후, 층간 절연막(10), 또한 드레인 및 소스전극을 포함하는 배선용 전극(11)을 원하는 회로방식에 따라 형성한다.
상기 제 2 실시예에 따르면, 제 1 실시예보다도 더 실효 채널길이를 크게 확보할 수 있게 때문에, 단채널효과를 보다 효과적으로 억제할 수 있다. 또한, 게이트전극(3)의 내측 측벽에는 높은 유전율은 가진 절연막을 이용하고 있으므로, 높은 구동전류를 동시에 확보할 수 있다. 게다가 높은 유전율을 가진 사이드 월 스페이서의 사용을 필요 최소한으로 한정하고, 남은 부분은 유전율이 작은 절연막(실리콘 산화막)을 이용하여 사이드 월 스페이서를 형성하고 있으므로, 기생용량의 증대도 억제할 수 있다.
도 7은 본 발명에 의한 제 3 실시예를 도시한 도이고, 상기 제 1 실시예에 있어서, 절연막의 에칭 백에 의해 형성한 제 1 사이드 월 스페이서(5)를 이용하는 대신에, 제 1 박막(13)을 이용하고, 이하 상기 제 1 실시예에 기초하여 트랜지스터를 제조했다. 상기 제 1 박막(13)은 실리콘 산화막보다도 유전율이 큰 절연막, 예를 들면 질화실리콘막과 산화 티탄막 등을 CVD법 등에 의해 퇴적한 것이다. 이 제 1 박막(13)은 제 1 불순물 확산층 영역(6)의 채널에의 가로방향 확산을 억제하는 것이고, 그 사이드 월 스페이서 폭은 절연막의 퇴적막두께에 의해 제어한다.
이상과 같이, 제 1 박막(13)을 이용한 본 실시예에 있어서도 트랜지스터의 단채널효과를 억제할 수 있고, 또한, 구동능력을 높일 수 있다.
도 8은 본 발명에 의한 제 4 실시예를 도시한 도이고, 상기 제 2 실시예에 있어서, 절연막의 에칭 백에 의해 형성한 제 1 사이드 월 스페이서(5) 및 제 2 사이드 월 스페이서(12)를 이용하는 대신에, 제 1 박막(13) 및 제 2 박막(14)을 이용하고, 이하 상기 제 2 실시예에 기초하여 트랜지스터를 제조했다. 상기 제 1 박막(13)은 실리콘 산화막보다도 유전율이 큰 절연막, 예를 들면, 질화 실리콘막과 산화 티탄막 등을 CVD법 등에 의해 퇴적한 것이다. 또, 제 2 박막(14)은 유전율이 낮은 절연막, 실리콘 산화막을 퇴적하여 형성했다.
이 제 1 박막(13) 및 제 2 박막(14)은, 제 1 불순물 확산층 영역(6)의 채널에의 가로방향 확산을 억제하는 것이다. 그 사이드 월 스페이서 폭은 각각의 절연막의 퇴적막두께에 의해 제어한다. 이 때, 이미 위에서 서술한 대로, 유전율이 높은 절연막인 제 1 박막(13)의 막두께는 5에서 15nm으로 하고, 남은 것은 유전율이 낮은 절연막의 퇴적막두께에 의해, 설정 사이드 월 스페이서 폭으로 조정하는 것이 바람직하다.
상기 실시예에 따르면, 제 1 실시예보다도, 더 실효 채널길이를 크게 확보할수 있기 때문에, 단채널효과를 보다 효과적으로 억제할 수 있다. 또한, 게이트전극(3)의 내측 측벽에는 높은 유전율을 가진 절연막을 이용하고 있기 때문에, 높은 구동전류를 동시에 확보할 수 있다. 게다가, 높은 유전율을 가진 사이드 월 스페이서의 사용을 필요 최소한으로 한정하고, 남은 부분은 유전율이 작은 절연막(실리콘 산화막)을 이용하여 사이드 월 스페이서를 형성하고 있으므로, 기생용량의 증대도 억제할 수 있다.
이상과 같이 제 1 박막(13) 및 제 2 박막(14)을 이용한 본 실시예에 있어서도 트랜지스터의 단채널효과를 억제할 수 있고, 또한, 구동능력을 높일 수 있다.
도 9는 본 발명에 의한 제 5 실시예를 도시한 도이고, 이 발명을 이용하여, N형 및 P형 양 트랜지스터를 동일 기판상에 제조하는 실시예의 형태이다. 이 도 9는 앞에서 서술한 제 1 실시예와 종래의 방법을 조합하므로써, N형과 P형 트랜지스터의 실효 게이트길이를 각각 독립적으로 설정할 수 있는 반도체 장치의 제조방법이다.
실리콘 기판(1)에 P웰영역(20), N웰영역(21) 및 소자분리용 필드산화막(2)을 형성 후, 게이트절연막(22) 및 폴리실리콘으로 이루어지는 게이트전극(23) 및 (24)를 형성한다.
이 상태에서, N형 트랜지스터에 대해, 게이트전극(23)을 마스크로 하여 소정 도전형 불순물을 이온주입하고 N-형의 불순물 확산층 영역(25)을 형성한다.
다음으로, 실리콘 산화막보다도 유전율이 큰 절연막, 예를 들면 질화 실리콘막과 산화티탄막 등을 CVD법 등에 의해 퇴적하고, 이 절연막을 에칭 백하여 게이트전극(23) 및 (24)의 측벽에 제 1 사이드 월 스페이서(28)를 형성한다.
이 상태에서 P형 트랜지스터에 대해, 게이트전극(24), 제 1 사이드 월 스페이서(28)를 마스크로 하여 소정 도전형 불순물을 이온주입하여 P-형의 불순물 확산층 영역(26)을 형성한다.
다음으로, 제 1 사이드 월 스페이서(27) 및 (28)보다 유전율이 작은 절연막, 예를 들면 실리콘 산화막을 CVD법 등에 의해 퇴적하고, 동일하게 하여 이 절연막을 에칭 백하여 제 2 사이드 월 스페이서(30) 및 (32)를 형성한다.
이 상태에서, N형 트랜지스터에 대해, 게이트전극(23) 및 제 1 사이드 월 스페이서(27) 및 제 2 사이드 월 스페이서(30)를 마스크로 하여 소정 도전형 불순물을 이온주입하고 N+형의 불순물 확산층 영역(31)을 형성한다.
이어서, P형 트랜지스터에 대해, 게이트전극(24) 및 제 1 사이드 월 스페이서(28) 및 제 2 사이드 월 스페이서(32)를 마스크로 하여 소정 도전형 불순물을 이온주입하고 P+형 불순물 확산층 영역(33)을 형성한다.
이어서, 아닐에서 불순물의 활성화 처리를 행한다. 상기 처리는 예를 들면 1000℃ 1초정도에서 행하지만, 가능한 한 처리시간을 짧게 하고, 열이력을 짧게 하므로써, 불순물의 확산을 억제하는 것이 바람직하다. 그 후, 확산층 영역(31, 33) 및 게이트전극(23) 및 (24)의 표층에 금속 실리사이드층(34)을 형성한다. 이 실리사이드층은 예를 들면, 티탄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등의 금속 실리사이드로 이루어진다. 금속 실리사이드층을 형성한 후, 층간 절연막(35), 또한 드레인 및 소스전극을 포함하는 배선용 전극(36)을 원하는 회로방식에 따라 형성한다.
이상과 같이 N형 트랜지스터는 게이트전극(23)을 마스크로 하여 소정 도전형의 불순물을 이온주입하고 N-형 불순물 확산층 영역(25)을 형성하고, P형 트랜지스터는 게이트전극(24), 제 1 사이드 월 스페이서(28)를 마스크로 하여 소정 도전형 불순물을 이온주입하고, P-형 불순물 확산층 영역(26)을 형성하므로써, N형과 P형 트랜지스터의 실효 게이트길이를 각각 독립적으로 설정할 수 있는 제조방법을 제공할 수 있다. 또한, 게이트전극(24)의 내측 측벽에는 높은 유전율을 가진 절연막을 이용하고 있으므로, 높은 구동전류를 동시에 확보할 수 있다. 게다가, 높은 유전율을 가진 사이드 월 스페이서의 사용을 필요 최소한으로 한정하고, 남은 부분은 유전율이 작은 절연막(실리콘 산화막)을 이용하여 사이드 월 스페이서를 형성하고 있으므로, 기생용량의 증대도 억제할 수 있다.
또한, 상기 제 5 실시예에서는 종래의 방법에서 N형 트랜지스터를 제 1 실시예에서 P형 트랜지스터를 제조했지만, 종래의 방법에서 P형 트랜지스터를 제 1 실시예에서 N형 트랜지스터를 제조하는 것도 가능하다.
도 10은 본 발명에 의한 제 6 실시예를 도시한 도이고, 이 발명을 이용하여 N형 및 P형 양 트랜지스터를 동일 기판상에 제조하는 실시예이다. 이 도 9는 앞에서 서술한 제 1 및 제 2 실시예를 조합하므로써, N형과 P형 트랜지스터를 각각 독립적으로 설계할 수 있는 반도체 장치의 제조방법이다.
실리콘 기판(1)에 P웰(20), N웰영역(21) 및 소자분리용 필드산화막(2)을 형성 후, 게이트절연막(3) 및 폴리실리콘으로 이루어지는 게이트전극(23) 및 (24)를 형성한다. 다음으로, 실리콘 산화막보다도 유전율이 큰 절연막, 예를 들면 질화 실리콘막과 산화 티탄막 등을 CVD법 등에 의해 퇴적하고, 이 절연막을 에칭 백하여 게이트전극(23) 및 (24)의 측벽에 제 1 사이드 월 스페이서(27) 및 (28)을 형성한다. 이 때, 디바이스의 신뢰성을 확보하기 위해, 제 1 사이드 월 스페이서를 퇴적하기 전에 예를 들면 650℃로 라이트산화를 행하고, 실리콘 기판(1) 및 게이트전극(23) 및 (24)의 표면을 극박막 실리콘 산화막으로 피복해도 좋다.
이 상태에서, N형 트랜지스터에 대해, 게이트전극(23) 및 제 1 사이드 월 스페이서(27)를 마스크로 하여 소정 도전형 불순물을 이온주입하여 N-형 불순물 확산층 영역(25)을 형성한다.
다음으로, 제 1 사이드 월 스페이서(27) 및 (28)보다 유전율이 작은 절연막, 예를 들면 실리콘 산화막을 CVD법 등에 의해 퇴적하고, 동일하게 하여 이 절연막을 에칭 백하여 제 2 사이드 월 스페이서(29) 및 (37)을 형성한다.
이 상태에서, P형 트랜지스터에 대해, 게이트전극(24), 제 1 사이드 월 스페이서(28) 및 제 2 사이드 월 스페이서(29)를 마스크로 하여 소정 도전형 불순물을 이온주입하고 P-형 불순물 확산층 영역(26)을 형성한다.
다음으로, 제 1 사이드 월 스페이서(27) 및 (28)보다 유전율이 작은 절연막,예를 들면 실리콘 산화막을 CVD법 등에 의해 퇴적하고, 동일하게 하여 이 절연막을 에칭 백하여 제 3 사이드 월 스페이서(30) 및 (32)를 형성한다.
이 상태에서 N형 트랜지스터에 대해, 게이트전극(23) 및 제 1 사이드 월 스페이서(27), 제 2 사이드 월 스페이서(27) 및 제 3 사이드 월 스페이서(30)를 마스크로 하여 소정 도전형 불순물을 이온주입하고 N+형 불순물 확산층 영역(31)을 형성한다.
이어서, P형 트랜지스터에 대해, 게이트전극(24) 및 제 1 사이드 월 스페이서(28), 제 2 사이드 월 스페이서(29) 및 제 3 사이드 월 스페이서(32)를 마스크로 하여 소정 도전형 불순물을 이온주입하고 P+형 불순물 확산층 영역(33)을 형성한다.
이어서, 아닐에서 불순물의 활성화 처리를 행한다. 상기 처리는 예를 들면 1000℃ 1초 정도에서 행하지만, 가능한 한 처리시간을 짧게 하고, 열이력을 짧게 하므로써 불순물의 확산을 억제하는 것이 바람직하다. 그 후, 확산층 영역(31, 33) 및 게이트전극(23) 및 (24)의 표층에 금속 실리사이드층(34)을 형성한다. 이 실리사이드층은 예를 들면 티탄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등의 금속 실리사이드로 이루어진다. 금속 실리사이드층을 형성한 후, 층간 절연막(35), 또한 드레인 및 소스전극을 포함하는 배선용 전극(36)을 원하는 회로방식에 따라 형성한다.
이상과 같이 N형 트랜지스터는 게이트전극(23) 및 제 1 사이드 월 스페이서(27)를 마스크로 하여 소정 도전형 불순물을 이온주입하고 N-형 불순물 확산층 영역(25)을 형성하고, P형 트랜지스터는 게이트전극(24), 제 1 사이드 월 스페이서(28) 및 제 2 사이드 월 스페이서(29)를 마스크로 하여 소정 도전형 불순물을 이온주입하고 P-형 불순물 확산층 영역(26)을 형성하므로써, 제 5 실시예보다도 더 광범위하게 N형과 P형 트랜지스터의 실효 게이트길이를 각각 독립적으로 설정할 수 있는 제조방법을 제공할 수 있다. 또한, 게이트전극(23) 및 (24)의 내측 측벽에는 높은 유전율을 갖는 절연막을 이용하고 있으므로, 높은 구동전류를 동시에 확보할 수 있다. 게다가, 높은 유전율을 가진 사이드 월 스페이서의 사용을 필요 최소한으로 한정하고, 남은 부분은 유전율이 작은 절연막(실리콘 산화막)을 이용하여 사이드 월 스페이서를 형성하고 있으므로, 기생용량의 증대도 억제할 수 있다.
또한, 상기 제 6 실시예에서는 제 1 실시예에서 N형 트랜지스터를 제 2 실시예에서 P형 트랜지스터를 제조했지만, 제 2 실시예에서 P형 트랜지스터를 제 1 실시예에서 N형 트랜지스터를 제조하는 것도 가능하다.
도 11은 본 발병에 의한 제 7 실시예를 도시한 도이고, 상기 제 5 실시예에 있어서, 절연막의 에칭 백에 의해 형성된 제 1 사이드 월 스페이서(27) 및 (28)을 이용하는 대신에, 제 1 박막(42) 및 (44)을 이용하여 이하 상기 제 5 실시예에 기초하여 트랜지스터를 제조했다. 상기 제 1 박막(42) 및 (44)은 실리콘 산화막보다도 유전율이 큰 절연막, 예를 들면 질화실리콘막과 산화 티탄막 등을 CVD법 등에 의해 퇴적한 것이다.
이상과 같이 N형 트랜지스터는 게이트전극(23)을 마스크로 하여 소정 도전형불순물을 이온주입하고 N-형 불순물 확산층 영역(25)을 형성하고, P형 트랜지스터는 게이트전극(24), 제 1 박막(44)을 마스크로 하여 소정 도전형 불순물을 이온주입하고 P-형 불순물 확산층 영역(26)을 형성하므로써, 상기 제 5 실시예와 같이 N형과 P형 트랜지스터의 실효 게이트길이를 각각 독립적으로 설정할 수 있는 제조방법을 제공할 수 있다. 또한, 게이트전극(24)의 내측 측벽에는 높은 유전율을 가진 절연막을 이용하고 있기때문에, 높은 구동전류를 동시에 확보할 수 있다. 게다가 높은 유전율을 가진 사이드 월 스페이서의 사용을 필요 최소한으로 한정하고, 남은 부분은 유전율이 작은 절연막(실리콘 산화막)을 사용하여 사이드 월 스페이서를 형성하고 있으므로, 기생용량의 증대도 억제할 수 있다.
또한, 상기 제 7 실시예에서는 종래의 방법에서 N형 트랜지스터를 제 3 실시예에서 P형 트랜지스터를 제조했지만, 종래의 방법으로 P형 트랜지스터를 제 3 실시예에서 N형 트랜지스터를 제조하는 것도 가능하다.
도 12는 본 발명에 의한 제 8 실시예를 도시한 도이고, 상기 제 6 실시예에 있어서, 절연막의 에칭 백에 의해 형성한 제 1 사이드 월 스페이서(27) 및 (28), 제 2 사이드 월 스페이서(29) 및 (37)을 이용하는 대신에, 제 1 박막(42) 및 (44), 제 2 박막(45) 및 (47)을 이용하여, 이하 상기 제 6 실시예에 기초하여 트랜지스터를 제조했다. 상기 제 1 박막(42) 및 (44)는 실리콘 산화막보다도 유전율이 큰 절연막, 예를 들면 질화 실리콘막과 산화 티탄막 등을 CVD법 등에 의해 퇴적한 것이다. 또, 제 2 박막(45) 및 (47)은 유전율이 낮은 절연막, 실리콘 산화막을 퇴적하여 형성한 것이다.
이상과 같이 N형 트랜지스터는 게이트전극(23) 및 제 1 박막(42)을 마스크로 하여 소정 도전형 불순물을 이온 주입하고 N-형 불순물 확산층 영역(250을 형성하고, P형 트랜지스터는 게이트전극(24), 제 1 박막(44) 및 제 2 박막(45)을 마스크로 하여 소정 도전형 불순물을 이온주입하고 P-형 불순물 확산층 영역(26)을 형성하므로써, 제 6 실시예보다도 더 광범위하게 N형과 P형 트랜지스터의 실효 게이트길이를 각각 독립적으로 설정할 수 있는 제조방법을 제공할 수 있다. 또한 게이트전극(23) 및 (24) 내측의 측벽에는 높은 유전율을 가진 절연막을 이용하고 있기 때문에, 높은 구동전류를 동시에 확보할 수 있다. 게다가, 높은 유전율을 가진 사이드 월 스페이서의 사용을 필요 최소한으로 한정하고, 남은 부분은 유전율이 작은 절연막(실리콘 산화막)을 이용하여 사이드 월 스페이서를 형성하고 있으므로, 기생용량의 증대도 억제할 수 있다.
또한, 상기 제 8 실시예에서는 제 3 실시예에서 N형 트랜지스터를 제 4 실시예에서 P형 트랜지스터를 제조했지만, 제 4 실시예에서 P형 트랜지스터를 제 3 실시예에서 N형 트랜지스터를 제조할 수 있다.
이상에서 설명한 것과 같이 본 발명에 따르면, MIS형 트랜지스터에 대해, 높은 유전율을 갖는 절연막에서 사이드 월 스페이서를 형성하고, 이것을 도입단부로 하여 불순물 확산층 영역을 형성하므로, 단채널효과를 충분히 억제하고, 또한 소스·드레인 기생저항의 억제가 달성되므로, 높은 구동능력을 동시에 달성할 수 있다. 이 때, 고유전율의 사이드 월 스페이서의 측벽은 고구동전류를 달성하기 위해 필요한 최적 막두께만(5에서 15nm)으로 하고, 그 외측 사이드 월 스페이서는 유전율이 작은 절연막(실리콘 산화막)으로 구성하므로, 기생용량을 낮게 억제할 수 있다. 이 결과, 미세 MIS형 트랜지스터의 고속동작이 가능하게 된다.
또, N형 트랜지스터와 P형 트랜지스터에 의해 구성된 MIS형 반도체 장치에 관해, N형 트랜지스터와 P형 트랜지스터의 실효 게이트길이를 각각 독립적으로 설계하고 동일 기판상에 형성가능한 제조방법을 제공할 수 있다.

Claims (17)

  1. 제 1 도전형을 갖는 반도체 기판상에 형성된 게이트절연막과,
    상기 게이트절연막 상면에 설치된 게이트전극과,
    상기 게이트전극의 측벽에 접하고, 상기 게이트전극의 외주부에 연재하는 반도체 기판 표면상에 형성된 제 1 사이드 월 스페이서와,
    상기 게이트전극 및 제 1 사이드 월 스페이서를 마스크로 하고, 상기 제 1 도전형과 반대 도전형을 갖는 제 1 불순물을 상기 반도체 기판에 도입하고, 형성된 제 1 불순물영역과,
    상기 제 1 사이드 월 스페이서의 측벽에 적층되어 형성된 제 2 사이드 월 스페이서와,
    상기 게이트전극, 제 1 및 제 2 사이드 월 스페이서를 마스크로 하고, 상기 반도체 기판에 상기 제 1 불순물을 도입하여 형성된 상기 제 1 불순물 영역보다도 높은 불순물 농도를 갖는 제 2 불순물 영역을 구비하고,
    상기 제 1 사이드 월 스페이서는 소정의 폭으로 상기 게이트절연막보다 높은 비유전율을 갖고,
    상기 제 1 불순물 영역은, 그 한 단부가 상기 게이트전극의 저변 아래에 위치하는 것을 특징으로 하는 MIS형 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제 2 사이드 월 스페이서는 상기 제 1 사이드 월 스페이서보다 낮은 비유전율 유전율을 갖는 것을 특징으로 하는 MIS형 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제 2 사이드 월 스페이서는 실리콘 산화막으로 형성되어 있는 것을 특징으로 하는 MIS형 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제 1 사이드 월 스페이서의 소정 폭은, 5 내지 15nm인 것을 특징으로 하는 MIS형 반도체 장치.
  5. 청구항 1에 있어서,
    상기 제 1 사이드 월 스페이서는 질화 실리콘, 실리콘, 산화 알루미늄, 산화 탄탈, 산화 티탄, 산화 지르코늄 및 산화 하프늄 중 어느 하나의 재료에서 선택되는 것을 특징으로 하는 MIS형 반도체 장치.
  6. 청구항 1에 있어서,
    상기 제 1 사이드 월 스페이서와 상기 반도체 기판상 및 게이트전극간에 절연막이 형성되어 있는 것을 특징으로 하는 MIS형 반도체 장치.
  7. 청구항 1에 있어서,
    상기 제 1 사이드 월 스페이서는 상기 반도체 기판상에 연재된 박막으로 이루어지는 것을 특징으로 하는 MIS형 반도체 장치.
  8. 제 1 도전형을 갖는 반도체 기판상에 형성된 게이트절연막과,
    상기 게이트절연막 상면에 설치된 게이트전극과,
    상기 게이트전극의 측벽에 접하고, 상기 게이트전극의 외주부에 연재하는 반도체 기판 표면상에 형성된 제 1 사이드 월 스페이서와,
    또한, 상기 제 1 사이드 월 스페이서의 측벽에 적층되어 형성된 제 2 사이드 월 스페이서와,
    상기 게이트전극, 제 1 및 제 2 사이드 월 스페이서를 마스크로 하고,
    상기 제 1 도전형과 반대의 도전형을 갖는 불순물을 상기 반도체 기판에 도입하고, 형성된 제 1 불순물 영역과,
    상기 제 2 사이드 월 스페이서의 측벽에 적층하여 형성된 제 3 사이드 월 스페이서와,
    상기 게이트전극, 제 1, 제 2 및 제 3 사이드 월 스페이서를 마스크로 하여, 상기 반도체 기판에 상기 불순물을 도입하고, 형성된 상기 제 1 불순물 영역보다도 높은 불순물 농도를 갖는 제 2 불순물 영역을 구비하고,
    상기 제 1 사이드 월 스페이서는 소정의 폭에서 상기 게이트절연막보다 높은 비유전율 유전율을 갖고,
    상기 제 1 불순물 영역은, 그 한 단부가 상기 게이트전극의 저변 아래에 위치하는 것을 특징으로 하는 MIS형 반도체 장치.
  9. 청구항 8에 있어서,
    상기 제 2 및 제 3 사이드 월 스페이서는, 상기 제 1 사이드 월 스페이서보다 낮은 비유전율을 갖는 것을 특징으로 하는 MIS형 반도체 장치.
  10. 청구항 8에 있어서,
    상기 제 1 사이드 월 스페이서의 소정 폭은, 5 내지 15nm인 것을 특징으로 하는 MIS형 반도체 장치.
  11. 청구항 8에 있어서,
    상기 제 1 사이드 월 스페이서는 상기 반도체 기판상에 연재된 박막으로 이루어지고,
    상기 제 2 사이드 월 스페이서는 상기 제 1 사이드 월 스페이서 표면상에 적층된 박막으로 이루어지는 것을 특징으로 하는 MIS형 반도체 장치.
  12. 청구항 1에 있어서,
    상기 제 1 도전형을 p형으로 하고 n형 MOS 및 상기 제 1 도전형을 n형으로 하는 p형 MOS를 포함하는 MIS형 반도체 장치에 있어서,
    상기 n형 MOS 또는 p형 MOS의 적어도 한쪽이 상기 제 1 사이드 월 스페이서를 갖는 것을 특징으로 하는 MIS형 반도체 장치.
  13. 제 1 도전형을 갖는 반도체 기판상에 게이트절연막을 형성하고,
    상기 게이트절연막 상면에 게이트전극을 설치하는 공정과,
    상기 게이트전극의 측벽에 접하고, 상기 게이트전극의 외주부에 연재하는 반도체 기판 표면상에, 소정의 폭으로 상기 게이트절연막보다 높은 비유전율을 갖는 재료를 퇴적하고, 제 1 사이드 월 스페이서를 형성하는 공정과,
    상기 게이트전극 및 제 1 사이드 월 스페이서를 마스크로 하고, 상기 제 1 도전형과 반대의 도전형을 갖는 제 1 불순물을 상기 반도체 기판에 도입하고, 제 1 불순물 영역을 형성하는 공정과,
    상기 제 1 사이드 월 스페이서의 측벽에 절연재료를 적층하고, 제 2 사이드 월 스페이서를 형성하는 공정과,
    상기 게이트전극, 제 1 및 제 2 사이드 월 스페이서를 마스크로 하고, 상기 반도체 기판에 상기 제 1 불순물을 도입하고, 상기 제 1 불순물 영역보다도 높은 불순물 농도를 갖는 제 2 불순물 영역을 형성하는 공정과,
    그 한 단부가 상기 게이트전극의 저변 아래에 위치하도록 상기 제 1 불순물 영역을 열처리하는 공정을 구비하는 것을 특징으로 하는 MIS형 반도체 장치의 제조방법.
  14. 청구항 13에 있어서,
    상기 제 2 사이드 월 스페이서는 상기 제 1 사이드 월 스페이서의 비유전율보다 낮은 절연재료를 이용하는 것을 특징으로 하는 MIS형 반도체 장치의 제조방법.
  15. 청구항 13에 있어서,
    상기 제 2 사이드 월 스페이서는 실리콘 산화막으로 이루어지는 것을 특징으로 하는 MIS형 반도체 장치의 제조방법.
  16. 청구항 13에 있어서,
    상기 제 1 사이드 월 스페이서는 질화 실리콘, 실리콘, 산화 알루미늄, 산화 탄탈, 산화 티탄, 산화 지르코늄 및 산화 하프늄 중 어느 하나의 재료에서 선택되는 것을 특징으로 하는 MIS형 반도체 장치의 제조방법.
  17. 청구항 13에 있어서,
    상기 제 1 사이드 월 스페이서는 막두께가 일정한 박막을 이용하여 형성되는 것을 특징으로 하는 MIS형 반도체 장치의 제조방법.
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