KR20040065262A - 상보형 ｍｉｓ 장치 - Google Patents

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KR20040065262A
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고타니고지
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동경 엘렉트론 주식회사
오미 다다히로
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Abstract

CMOS 장치는 실리콘 기판의 (100)면 상에 형성된 다른 결정면을 갖는 구조와, 이러한 구조 상에 마이크로파 플라즈마 처리에 의해 형성된 고품질의 게이트 절연막과, 그 위에 형성된 게이트 전극으로 이루어지는 p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터를 포함하여, 상기 p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터 사이에서 캐리어 이동도가 평형을 이루도록, 상기 구조의 치수·형상을 설정한다.

Description

상보형 ＭＩＳ 장치{COMPLEMENTARY MIS DEVICE}
CMOS 회로는 p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터를 포함하는 기본적인 전자 회로로서, 이러한 CMOS 회로를 구성하는 CMOS 장치는 여러 가지 전자 장치에서 널리 이용되고 있다.
종래부터, CMOS 장치는 양질의 열 산화막이 형성될 수 있는 Si 기판의 (100)면 상에 형성되고 있다
그러나, Si 기판의 (100)면 상에서는 전자와 홀의 사이에서 유효 질량과 격자 산란 확률이 현저히 다르고, 그 결과, 전자 이동도가 홀 이동도보다도 2∼3배정도 커져 버린다.
도 1은 전형적인 CMOS 인버터(10)의 회로를 나타낸다.
도 1을 참조하면, CMOS 인버터(10)는 p채널 MOS 트랜지스터(11)와 n채널 MOS트랜지스터(12)의 직렬 접속에 의해 구성되어 있고, p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터에 공통으로 입력 신호가 공급되는 구성으로 되어있다.
이러한 CMOS 인버터(10)에서는, 앞에서도 설명한 바와 같이, p채널 MOS 트랜지스터의 홀 이동도, 따라서 전류 구동 능력이 n채널 MOS 트랜지스터의 전자 이동도의 1/2∼1/3에 밖에 되지 않는다. 그래서 CMOS 장치 전체에서 충분한 전류 구동 능력 및 동작 속도를 실현하기 위해서, 종래의 CMOS 인버터에서는, p채널 MOS 트랜지스터(11)의 채널폭 W1을 n채널 MOS 트랜지스터의 채널폭 W2의 2∼3배로 설정해야 했다.
그렇지만, 이러한 종래의 CMOS 장치의 구성에서는 p채널 MOS 트랜지스터의 채널 영역의 면적이 n채널 MOS 트랜지스터의 채널 영역보다도 커져 버려, 미세화된 고속 집적 회로 장치를 설계할 때에 크기가 다른 소자를 배열해야 하여, 여러 가지 어려움이 생긴다. 또한 면적이 큰 p채널 MOS 트랜지스터에서는 기생 용량도 증대하고, 그 결과 동작 속도가 저하되며, 또한 소비 전력이 증대되어 버리는 문제가 생긴다.
또한, 이러한 CMOS 회로는 p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터에서 특성이 이와 같이 비대칭이기 때문에, 비선형 동작 특성을 나타내고, 선형 동작이 요구되는 아날로그 회로 등으로의 적용이 제한된다.
또한 종래의 CMOS 회로를 위시한 반도체 장치는, 앞에서도 설명한 바와 같이 Si 기판의 (l00)면에 형성되어 있지만, 실리콘 결정의 (100)면은 원자 밀도가 낮고, 깨지기 쉽기 때문, 웨이퍼의 직경을 증대시킨 경우에, 취급이 곤란하게 되는문제점도 있었다.
발명의 개시
그래서, 본 발명은 상기 과제를 해결한, 신규의 유용한 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터 사이에서 전류 구동 능력을 평형을 유지하게 한 CMOS 반도체 장치를 제공하는 것에 있다.
본 발명의 다른 과제는, 제 1 결정면을 주면으로서 갖고, p채널 MIS 트랜지스터 영역과 n채널 MIS 트랜지스터 영역을 구획하여 이루어진 반도체 기판과, 상기 p채널 MIS 트랜지스터 영역 중에 상기 반도체 기판의 일부로서 형성되고, 상기 제 1 결정면과는 다른 제 2 결정면에 의해 구획되어 이루어진 한 쌍의 측벽면과, 상기 제 2 결정면과는 다른 제 3 결정면에 의해 구획되어 이루어진 정상면으로 이루어지는 제 1 반도체 구조와, 상기 p채널 MIS 트랜지스터 영역 상에 형성되고, 상기 주면 및 상기 제 1 반도체 구조의 측벽면 및 정상면을 실질적으로 균일한 두께로 덮는 제 1 게이트 절연막과, 상기 p채널 MIS 트랜지스터 영역 상에 형성되고, 상기 주면 및 상기 제 1 반도체 구조의 측벽면 및 정상면을, 상기 제 1 게이트 절연막을 거쳐서 연속적으로 덮는 제 1 게이트 전극과, 상기 p채널 MIS 트랜지스터 영역 내에서, 상기 반도체 기판 중 및 상기 제 1 반도체 구조 중, 상기 제 1 게이트 전극의 일측 및 타측에 형성되고, 모두 상기 반도체 기판 주면 및 상기 제 1 반도체 구조의 측벽면 및 정상면을 따라 연속적으로 연장되는 제 1 및 제 2 p형 확산 영역으로 이루어지는 p채널 MIS 트랜지스터와, 상기 n채널 MIS 트랜지스터 영역 중에 상기 반도체 기판의 일부로서 형성되고, 상기 제 1 결정면과는 다른 제 4 결정면에 의해 구획되어 이루어진 한 쌍의 측벽면과, 상기 제 4 결정면과는 다른 제 5 결정면에 의해 구획되어 이루어진 정상면으로 이루어지는 제 2 반도체 구조와, 상기 n채널 MIS 트랜지스터 영역 상에 형성되고, 상기 주면 및 상기 제 2 반도체 구조의 측벽면 및 정상면을 실질적으로 균일한 두께로 덮는 제 2 게이트 절연막과, 상기 n채널 MIS 트랜지스터 영역 상에 형성되고, 상기 주면 및 상기 제 2 반도체 구조의 측벽면 및 정상면을, 상기 제 2 게이트 절연막을 거쳐서 연속적으로 덮는 제 2 게이트 전극과, 상기 n채널 MIS 트랜지스터 영역 내에서, 상기 반도체 기판 중 및 상기 제 2 반도체 구조 중, 상기 제 2 게이트 전극의 일측 및 타측에 형성되고, 모두 상기 반도체 기판 주면 및 상기 제 2 반도체 구조의 측벽면 및 정상면을 따라 연속적으로 연장되는 제 1 및 제 2 n형 확산 영역으로 이루어지는 n채널 MIS 트랜지스터로 이루어지고, 상기 제 1 반도체 구조의 정상면과 측벽면의 폭, 및 상기 제 2 반도체 구조의 정상면과 측벽면의 폭은, 상기 p채널 MIS 트랜지스터의 전류 구동 능력이, 상기 n채널 MIS 트랜지스터의 전류 구동 능력과 실질적으로 평형을 이루도록 설정되어 있는 것을 특징으로 하는 상보형 MIS 장치를 제공하는 데 있다.
본 발명의 다른 과제는, 반도체 기판과, 상기 반도체 기판의 주면 상에 제 1 게이트 절연막을 거쳐서 제 l 결정 방향으로 형성된 제 1 게이트 전극과, 상기 반도체 장치 기판 중, 상기 제 1 게이트 전극의 일측 및 타측에 형성된 제 1 및 제 2n형 확산 영역으로 이루어지는 n채널 MIS 트랜지스터와, 상기 반도체 기판 상에 제 2 게이트 절연막을 거쳐서 제 2 결정 방향으로 형성된 제 2 게이트 전극과, 상기 반도체 장치 기판 중, 상기 제 2 게이트 전극의 일측 및 타측에 형성된 제 1 및 제 2 p형 확산 영역으로 이루어지는 p채널 MIS 트랜지스터로 이루어지고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 공통 접속되고, 상기 제 2 p형 확산 영역과 상기 제 1 n형 확산 영역은 공통 접속되고, 상기 제 1 결정 방향 및 상기 제 2 결정 방향은, 상기 p채널 MIS 트랜지스터의 전류 구동 능력과 상기 n채널 MIS 트랜지스터의 전류 구동 능력이 평형을 이루도록 설정되는 것을 특징으로 하는 상보형 MIS 장치를 제공하는 데 있다.
본 발명에 따르면, 실리콘의 (100)면 이외의 결정면을 사용함으로써, p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터의 전류 구동 능력을 평형을 이루게 할 수 있고, CMOS 장치의 미세화가 촉진되며, 또한 동작 속도가 향상된다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 p채널 MIS 트랜지스터와 n채널 MIS 트랜지스터의 캐리어 이동도의 평형을 이루도록 한 상보형 MIS 장치에 관한 것이다.
도 1은 종래의 CMOS 장치의 구성을 나타내는 등가 회로도,
도 2는 본 발명에서 사용되는 기판 처리 장치의 구성을 나타내는 도면,
도 3은 도 2의 기판 처리 장치를 사용한 실리콘 기판의 산화 처리를 나타내는 도면,
도 4는 도 2의 기판 처리 장치를 사용하여 실리콘의 여러 결정면 상에 형성된 산화막의 막질을 열 산화막과 비교하여 나타내는 도면,
도 5A∼5C는 여러 결정면 상에 형성된 p채널 MOS 트랜지스터의 드레인 전류 특성을 나타내는 도면,
도 6은 본 발명의 실시예 1에 따른 CMOS 장치의 구성을 나타내는 도면,
도 7은 도 6의 CMOS 장치의 일부를 나타내는 도면,
도 8은 본 발명의 실시예 2에 따른 CMOS 장치의 구성을 나타내는 도면,
도 9는 본 발명의 실시예 3에 따른 3 입력 NAND 회로의 구성을 나타내는 도면,
도 10은 본 발명의 실시예 4에 따른 3 입력 NOR 회로의 구성을 나타내는 도면,
도 11은 본 발명의 실시예 5에 따른 5입력 NAND 회로의 구성을 나타내는 도면,
도 12는 본 발명의 실시예 6에 따른 5 입력 NOR 회로의 구성을 나타내는 도면,
도 13은 본 발명의 실시예 7에 따른 CMOS 스위치의 구성을 나타내는 도면,
도 14A∼14C는 도 13의 CMOS 스위치의 동작을 설명하는 도면,
도 15는 본 발명의 실시예 8에 따른 푸시 풀 증폭기의 구성을 나타내는 도면이다.
발명을 실시하기 위한 최선의 형태
(원리)
도 2는 본 발명에서 게이트 절연막의 형성에 사용되는 마이크로파 기판 처리 장치(20)의 구성을 나타낸다.
도 2를 참조하면, 마이크로파 기판 처리 장치(20)는 배기 포트(21A)에서 배기되는 처리 용기(21)를 갖고, 상기 처리 용기(21) 중에는 피처리 기판(24)을 보지하는 시료 보지대(23)가 마련된다. 상기 배기 포트(21A)는 상기 시료 보지대(23)의 주위를 둘러싸도록 형성되어 있고, 상기 배기 포트(21A)에 접속된 진공 펌프를 구동하는 것에 의해, 여분인 라디컬이나 기판 처리에 따르는 부생성물이, 피처리 기판(24) 표면 근방의 처리 공간으로부터 기판 표면을 따라 장치 밖으로 균일하게 배출된다.
또한 상기 처리 용기(21)에는, 상기 피처리 기판(24)에 대향하도록 전형적으로 A12O3또는 석영으로 이루어지는 평판 형상의 마이크로파 윈도우(22)가 벽면의 일부로서 형성되어 있고, 상기 마이크로파 윈도우(22)의 안쪽에는 상기 피처리 기판(24)에 대향하도록 처리 가스를 균일하게 공급하는 평판 형상의 샤워 플레이트(25)가 형성되어 있다.
또한, 상기 처리 용기(21)의 외측에는, 동축(同軸) 도파관(27)을 거쳐서 전원이 공급되는 방사선 슬롯 안테나 등의 마이크로파 안테나(26)가 상기 마이크로파윈도우(22)에 결합하도록 마련되어 있고, 상기 마이크로파 안테나(26)를 900㎒∼10㎓, 전형적으로는 2.45 ㎓의 마이크로파로 구동함으로써, 상기 샤워 헤드 플레이트의 바로 아래에, 고밀도이면서도 낮은 에너지의 플라즈마가 균일하게 형성된다.
도 2의 마이크로파 기판 처리 장치(20)는, 샤워 플레이트(25)로부터 공급되는 처리 가스를 플라즈마에 의해 여기하고, 그 결과 형성된 라디컬에 의해 피처리 기판(24)의 표면을 처리한다.
보다 구체적으로는, 상기 처리 용기(21)의 내부를 처음에 고진공 상태로 배기하고, 다음에 상기 샤워 플레이트(25)로부터 Kr와 O2의 혼합 가스를 도입하여, 상기 처리 용기(21)의 내압을 약 1Torr(약 l33Pa)로 설정한다. 또한, 피처리 기판(24)의 온도를 200∼550℃, 바람직하게는 400℃로 설정하고, 이 상태에서 상기 마이크로파 안테나에 마이크로파를 공급하여, 피처리 기판(24)의 표면 근방에 균일한 고밀도 플라즈마를 형성한다.
이러한 플라즈마 형성의 결과, Kr은 중간 여기 상태로 여기되고, 이와 같이 여기된 Kr*와 산소 분자가 충돌함으로써, 상기 피처리 기판(24)의 표면 근방에 원자 상태 산소 0*가 효율적으로 형성된다. 이렇게 하여 형성된 원자 상태 산소 O*에 의해 피처리 기판 표면을 처리함으로써, 실리콘 기판의 (100)면뿐만 아니라, (111)면 및 (110)면 상에도, 게이트 절연막으로서 적당한 고품질의 산화막을 형성할 수 있게 된다.
도 3은 도 2의 마이크로파 기판 처리 장치(20)에 의해 실리콘 기판의 (100)면, (111)면 및 (110)면을 산화한 경우의 Kr/O2플라즈마 산화막의 성장율을, 열 산화막의 성장율과 비교하여 나타낸다.
도 3을 참조하면, Kr/O2플라즈마 산화막에서는 열 산화막의 경우보다도 훨씬 큰 성장율이 얻어지고 있고, 활성인 원자 상태 산소 0*를 사용한 Si 기판의 산화가 대단히 효율적으로 진행하는 것이 나타나 있다. 또한, 도 3으로부터, Kr/O2 플라즈마 산화막에서는 Si 원자의 면 밀도가 보다 큰 (111)면, (110)면 상에서의 성장율이, (100)면 상에서의 성장율보다도 작아져 있는 것을 알 수 있다. 이것은 원료 공급율 고속 처리로부터 얻어지는 결과와 일치하고 있어, 이렇게 하여 형성된 플라즈마 산화막은 뛰어난 막질을 갖고 있는 것이 시사된다.
이것에 대하여, Si 기판의 (l11)면, (110)면 상에 열 산화막을 형성한 경우에는, (100)면 상에 열 산화막을 형성한 경우보다도 산화막의 성장율이 커져 있고, (111)면, (110)면 상에 형성되어 있는 열 산화막은 막질이 뒤떨어지는 것을 시사하고 있다.
도 4는 이렇게 하여 형성된 Kr/O2플라즈마 산화막과 열 산화막에서 계면 준위 밀도를 비교한 결과를 나타낸다.
도 4를 참조하면, Kr/O2플라즈마 산화막에서는 실리콘의 (100)면 상에 형성된 경우에도 (111)면, (110)면 상에 형성된 경우에도, 계면 준위 밀도는(100)면 상에 형성된 열 산화막의 계면 준위 밀도보다도 낮고, 대단히 고품질의 산화막이 얻어지고 있음을 알 수 있다.
이것에 대하여, 실리콘의 (111)면, (110)면 상에 형성된 열 산화막에서는, 도 3의 결과로부터 예측된 대로 계면 준위 밀도가 대단히 크고, MOS 트랜지스터의 게이트 절연막에 사용한 경우에는, 캐리어의 포획에 의한 임계값 전압의 변화나 게이트 누설 전류의 증대 등, 여러가지 문제가 생긴다고 생각된다.
도 5A∼5C는 실리콘 기판의 각각 (100)면, (111)면, 및 (110)면 상에, 도 2의 기판 처리 장치에 의해 실리콘 산화막을 형성하고, 이러한 실리콘 산화막을 게이트 절연막으로서 p채널 MOS 트랜지스터를 형성한 경우의 드레인 전압 대 규격화 드레인 전류 특성을 나타낸다. 단지 도 5A, 5B에서는, 실리콘 산화막을 상기 Kr/O2플라즈마 처리에 의해 형성한 경우와 열산화 처리에 의해 형성한 경우의 양쪽을 나타내고 있다. 이것에 대하여, 도 5C에서는, 열산화 처리에서는 (110)면 상에 산화막이 형성될 수 없기 때문에, Kr/O2플라즈마 처리에 의해 형성한 게이트 산화막의 예만을 나타내고 있다. 도 5A의 결과는, 게이트 길이가 10㎛에서 게이트 폭이 50㎛인 p채널 MOS 트랜지스터에 대한 것이며, 5B, 5C의 결과는, 게이트 길이가 10㎛에서 게이트 폭이 300㎛인 p채널 MOS 트랜지스터에 관한 것이다.
도 5A∼5C을 참조하면, p채널 MOS 트랜지스터의 드레인 전류, 따라서 상호 컨덕턴스 내지 전류 구동 능력은, 트랜지스터를 실리콘의 (100)면 이외의 결정면, 예컨대 (111)면 또는 (110)면 상에 형성함으로써 증대시킬 수 있는 것, 특히 p채널 MOS 트랜지스터를 실리콘의 (111)면 상에 형성한 경우에 (100)면 상에 형성한 p채널 MOS 트랜지스터의 약 1.3배의 전류 구동 능력이 얻어지는 것, 또한 (110)면 상에 형성한 경우에는 약 1.8배의 전류 구동 능력이 얻어지는 것을 알 수 있다.
(실시예 1)
도 6, 도 7은 본 발명의 실시예 1에 따른 CMOS 장치(30)의 구성을 나타낸다. 단지 도 7은 도 6의 일부를 추출하여 나타낸 도면이다.
도 6, 도 7을 참조하면, CMOS 장치(30)는 소자 분리 영역(31C)에 의해 격리된 p형 영역 A와 n형 영역 B가 형성된 (100)면을 주면으로 하는 Si 기판(31) 상에 형성되어 있고, 도 7에 나타낸 바와 같이, 상기 영역 A에는 폭이 W1A에서 높이가 HA인 돌출부(31A)가, 또한 영역 B에는 폭이 W1B에서 높이가 HB인 돌출부(31B)가 양측 벽면에 형성되어 있다. 도 7로부터 알 수 있는 바와 같이, 상기 돌출부(31A, 31B)의 정상면은 (100)면에 의해, 측벽면은 (110)면에 의해 구획되어 이루어져 있다.
도 7의 Si 기판(31) 상에는, 먼저 도 2에서 설명한 기판 처리 장치(20)에 의해 실리콘 산화막이 균일하게 형성되어 있고, 또한 그 위에, 도 6에 나타내는 폴리실리콘 게이트 전극(33A, 33B)가, 각각 영역 A 및 B 상에 형성되어 있다. 또한 이러한 게이트 전극(33A, 33B)의 패터닝에 수반되어 상기 실리콘 산화막도 패터닝되고, 상기 게이트 전극(33A)에 대응하여 게이트 절연막(32A)이, 또한 게이트 전극(33B)에 대응하여 게이트 절연막(32B)이 대응하여 형성된다.
또한, 도 6의 CMOS 장치(30)에서는, 상기 p형 영역 A에서 상기 게이트 전극(33A)를 자기 정합 마스크에 n형 불순물을 이온 주입하는 것에 의해, 상기 게이트 전극(33A)의 양측에, 상기 돌출부(31A)도 포함하여 n형 확산 영역(31a, 31b)이 형성된다. 같이, 상기 n형 영역 B에서도 상기 게이트 전극(33) B의 양측에, 상기 돌출부(3lB)도 포함하여 p형 확산 영역(31c, 31d)이 형성된다. 그 결과, 상기 Si 기판(31) 상에는 상기 영역 A에 p채널 MOS 트랜지스터가, 또한 상기 영역 B에 n채널 MOS 트랜지스터가 형성된다.
도 6의 CMOS 장치에서는, p채널 MOS 트랜지스터는 게이트 길이 LgA를 또 n채널 MOS 트랜지스터는 게이트 길이 LgB를 갖고, 상기 게이트 전극(33A)은 Si 기판(3l)의 평탄부를 상기 돌출부(31A)의 각 측에서 게이트 폭 W2A/2로 덮는다. 그 결과, 상기 게이트 전극(33A)의 (100)면 상에서의 게이트 폭은, 상기 돌출부(31A)의 정상부를 포함해서, WlA+ W2A에 의해 주어진다. 이것에 대하여, 상기 게이트 전극(33A)의 (110)면 상에서의 게이트 폭 WA는 양측 벽면에 형성되어 있기 때문에 2HA로 주어지고, 그 결과, 상기 영역 A에 형성되는 p채널 MOS 트랜지스터의 전류 구동 능력은 식 μp1(W1A+W2A)+2μp2HA에 의해 주어진다. 단지 μp1은 (100)면에서의 홀 이동도를, μp2는 (110)면에서의 홀 이동도를 나타낸다.
마찬가지로, 상기 영역 B에 형성되는 n채널 MOS 트랜지스터의 전류 구동 능력은, 식 μn1(W1A+W2A)+2μn2HA에 의해 주어진다. 단지 μn1은 (100)면에서의 전자 이동도를, μn2는 (110)면에서의 전자 이동도를 나타낸다.
그래서, 본 실시예의 CMOS 장치(30)에서는, p채널 MOS 트랜지스터도 측벽 부가 양측 벽면에 형성되어 있기 때문에, 그 전류 구동 능력과 n채널 MOS 트랜지스터의 전류 구동 능력이 평형을 이루도록, 상기 돌출부(31A, 31B)의 폭 및 높이를, μp1(W1A+W2A)+μp2WA=μn1(W1A+W2A)+μn2WB의 수학식을 만족되도록 설정한다. 단, 여기서 WA= 2HA, WB= 2HB의 관계를 이용한다.
특히, 본 구성에서는, 상기 돌출부(31A, 31B)의 높이 HA, HB를 설정하는 것에 의해, 동일한 소자 면적이면서, p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터의 전류 구동 능력을 평형을 이룰 수 있게 된다.
측벽면에 형성하는 트랜지스터는 양측 벽면일 필요는 없고, 한쪽 벽면이라도 좋다.
또, 이상의 설명에서는 게이트 절연막(32A, 32B)을 실리콘 산화막으로 했지만, 도 2의 기판 처리 장치에 있어서 Ar 또는 Kr 가스로 이루어지는 희 가스와 NH3가스, 또는 사기 희 가스와 N2가스와 H2가스의 혼합 가스 플라즈마를 형성함으로써, 게이트 절연막(32A, 32B)으로서 실리콘 질화막을 형성하는 것도 가능하다. 또한, 이것에 O2가스를 첨가함으로써, 상기 게이트 절연막(32A, 32B)을 실리콘 산질화막에 의해 형성하는 것도 가능하다. 이 경우에는, p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터 대신에, p채널 MIS 트랜지스터와 n채널 MIS 트랜지스터가 얻어진다.
또한, 본 실시예에 있어서 상기 기판(31)은 실리콘으로 한정되는 것이 아니라, Si에 다른 원소, 예컨대 Ge를 첨가한 SiGe 기판이더라도 좋다.
(실시예 2)
도 8은 본 발명의 실시예 2에 따른 CMOS 장치(40)의 구성을 나타낸다.
도 8을 참조하면, CMOS 장치(40)는 (111)면 또는 (110)면을 주면으로 하는 Si 기판(41) 상에 형성되어 있고, 상기 Si 기판(41) 상에에서 제 1 방향으로 연장하는 게이트 전극(42A)을 갖는 n채널 MOS 트랜지스터(40A)와, 상기 Si 기판(41) 상에서 제 2 다른 방향으로 연장되는 게이트 전극(42B)을 갖는 p채널 MOS 트랜지스터(40B)로 이루어지고, 상기 게이트 전극(40A)의 양측에는 n형 확산 영역(43A, 44A)이, 또한 상기 게이트 전극(40B)의 양측에는 p형 확산 영역(43B, 44B)이 형성되어 있다.
이 경우, 상기 확산 영역(44A)과 확산 영역(43B)을 접속하고, 상기 게이트 전극(42A, 42B)을 접속함으로써 CMOS 회로가 형성된다.
이러한 CMOS 장치에서는, p채널 MOS 트랜지스터의 전류 구동 능력이, 트랜지스터의 n채널 MOS 트랜지스터에 관한 상대 방위 θ에 의해서 변화된다. (110)면 방위의 실리콘 웨이퍼에서는, <110> 방위로 트랜지스터의 소스·드레인 방향이 향했을 때에 전류 구동 능력이 최대가 되고, 또한 그 180° 회전 방향에서는 전류 구동 능력이 최소로 된다. 그 사이의 각도 방향에서는, 최대치와 최소치의 중간 값을 취한다. p채널 트랜지스터에서는 최대치와 최소치의 비는 약 2. 5이다. 또한 n채널 트랜지스터에서는 최대치와 최소치의 비는 약 1. 4이다.
따라서, 상기 상대 방위 θ를 최적화함으로써, n채널 MOS 트랜지스터(40A)와 p채널 MOS 트랜지스터(40B)의 전류 구동 능력을 평형을 이루게 할 수 있다.
(실시예 3)
도 9는 앞의 어느 하나의 실시예에 따른 CMOS 회로를 응용한 3 입력 NAND 회로의 구성을 나타낸다.
도 9를 참조하면, 3 입력 NAND 회로는 출력 단자에 접속된 출력 라인과 접지 라인 사이에 직렬 접속된 n채널 MOS 트랜지스터 Tr1∼Tr3을 포함하고, 출력 라인 VOUT과 전원 전압 VDD사이에는, p채널 MOS 트랜지스터 Tr4∼Tr6가 병렬 접속되어 있다. MOS 트랜지스터 Tr1와 Tr4의 게이트에는 입력 논리 신호 A가, MOS 트랜지스터 Tr2와 Tr5의 게이트에는 입력 논리 신호 B가, MOS 트랜지스터 Tr3과 Tr6의 게이트에는 입력 논리 신호 C가 공급된다.
도 9의 각 트랜지스터에 부여된 숫자는 각 트랜지스터의 상대적인 소자 면적을 나타낸다. 그래서, 모든 트랜지스터를 실리콘의 (100)면 상에 형성한 경우에는, 도시의 NAND 회로는 18의 상대 면적을 갖게 되지만, 예컨대 p채널 MOS 트랜지스터 Tr4∼Tr6의 전류 구동 능력이 도 6 또는 도 8에 나타내는 구성에 의해 3배로 증대한 경우, 필요한 소자 면적은 1/3로 감소하고, 그 결과, NAND 회로의 상대 면적은 12까지 감소하게 된다. 이와 같이 소자 면적이 감소한 결과, 이러한 NAND 회로를 31단 접속하여 형성한 링 발진기에서는, 각 트랜지스터의 게이트 길이가 0.25㎛인 경우에, 발진 주파수가 종래의 855㎒로부터 879㎒까지 증대한다.
(실시예 4)
도 10은 앞의 어느 하나의 실시예에 따른 CMOS 회로를 응용한 3 입력 NOR 회로의 구성을 나타낸다.
도 10을 참조하면, 3 입력 NOR 회로는 출력 단자에 접속된 출력 라인과 접지 라인 사이에 병렬 접속된 n채널 MOS 트랜지스터 Tr11∼Tr13을 포함하고, 출력 라인 VOUT와 전원 전압 VDD사이에는, p채널 MO S 트랜지스터 Tr14∼Tr16가 직렬 접속되어 있다. MOS 트랜지스터 Tr11과 Tr14의 게이트에는 입력 논리 신호 A가, MOS 트랜지스터 Tr12와 Tr15의 게이트에는 입력 논리 신호 B가, MOS 트랜지스터 Tr13과 Tr16의 게이트에는 입력 논리 신호 C가 공급된다.
도 10의 각 트랜지스터에 부여된 숫자는, 각 트랜지스터가 상대적인 소자 면적을 나타낸다. 그래서, 모든 트랜지스터를 실리콘의 (100)면 상에 형성한 경우에는, 도시의 NOR 회로는 전체에서 30의 상대 면적을 갖게 되지만, 예컨대 p채널 MOS 트랜지스터 Tr4∼Tr6의 전류 구동 능력이, 도 6 또는 도 8에 나타내는 구성에 의해 3배로 증대한 경우, 필요한 소자 면적은 1/3로 감소하고, 그 결과, NOR 회로의 상대 면적은 12까지 감소하게 된다. 이와 같이 소자 면적이 감소한 결과, 이러한 NOR 회로를 31단 접속하여 형성한 링 발진기에서는, 각 트랜지스터의 게이트 길이가 0.25㎛인 경우에 발진 주파수가 종래의 447㎒로부터 879㎒까지 증대한다.
(실시예 5)
도 11은 앞의 어느 하나의 실시예에 따른 CMOS 회로를 응용한 5 입력 NAND 회로의 구성을 나타낸다.
도 11을 참조하면, 5 입력 NAND 회로는 출력 단자에 접속된 출력 라인과 접지 라인 사이에 직렬 접속된 n채널 MOS 트랜지스터 Tr21∼Tr25를 포함하고, 출력 라인 VOUT과 전원 전압 VDD사이에는 p채널 MOS 트랜지스터 Tr26∼Tr30이 병렬 접속되어 있다. MOS 트랜지스터 Tr21와 Tr26의 게이트에는 입력 논리 신호 A가, MOS 트랜지스터 Tr22와 Tr27의 게이트에는 입력 논리 신호 B가, MOS 트랜지스터 Tr23와 Tr28의 게이트에는 입력 논리 신호 C가, MOS 트랜지스터 Tr24와 Tr29의 게이트에는 입력 논리 신호 D가, MOS 트랜지스터 Tr25와 Tr30의 게이트에는 입력 논리 신호 E가, 공급된다.
도 11의 각 트랜지스터에 부여된 숫자는, 각 트랜지스터가 상대적인 소자 면적을 나타낸다. 그래서, 모든 트랜지스터를 실리콘의 (100)면 상에 형성한 경우에는, 도시의 NAND 회로는 40의 상대 면적을 갖게 되지만, 예컨대 p채널 MOS 트랜지스터 Tr26∼Tr30의 전류 구동 능력이 도 6 또는 도 8에 나타내는 구성에 의해 3배로 증대한 경우, 필요한 소자 면적은 1/3로 감소하고, 그 결과, NAND 회로의 상대 면적은 30까지 감소하게 된다.
(실시예 6)
도 12는 앞의 어느 하나의 실시예에 따른 CMOS 회로를 응용한 5 입력 NOR 회로의 구성을 나타낸다.
도 12를 참조하면, 5 입력 NOR 회로는 출력 단자에 접속된 출력 라인과 접지 라인 사이에 병렬 접속된 n채널 MOS 트랜지스터 Tr41∼Tr45를 포함하여, 출력 라인 VOUT과 전원 전압 VDD사이에는, p채널 MOS 트랜지스터 Tr46∼Tr50가 직렬 접속되어 있다. MOS 트랜지스터 Tr41와 Tr46의 게이트에는 입력 논리 신호 A가, MOS 트랜지스터 Tr42와 Tr47의 게이트에는 입력 논리 신호 B가, MOS 트랜지스터 Tr43과 Tr48의 게이트에는 입력 논리 신호 C가, MOS 트랜지스터 Tr44와 Tr49의 게이트에는 입력 논리 신호 D가, MOS 트랜지스터 Tr45와 Tr50의 게이트에는 입력 논리 신호 E가, 공급된다.
도 12의 각 트랜지스터에 부여된 숫자는, 각 트랜지스터가 상대적인 소자 면적을 나타낸다. 그래서, 모든 트랜지스터를 실리콘의 (100)면 상에 형성한 경우에는, 도시의 NOR 회로는 전체에서 80의 상대 면적을 갖게 되지만, 예컨대 p채널 MOS 트랜지스터 Tr46∼Tr50의 전류 구동 능력이 도 6 또는 도 8에 나타내는 구성에 의해3배로 증대한 경우, 필요한 소자 면적은 1/3에 감소하고, 그 결과, NOR 회로의 상대 면적은 30까지 감소하게 된다. 이와 같이 소자 면적이 감소한 결과, 이러한 NOR 회로를 31단 접속하여 형성한 링 발진기에서는, 각 트랜지스터의 게이트 길이가 0. 25㎛인 경우에, 발진 주파수가 종래의 207㎒로부터 431㎒까지 증대한다.
(실시예 7)
도 13은 본 발명의 실시예 7에 따른 CMOS 스위치의 구성을 나타낸다.
도 13을 참조하면, CMOS 스위치는, 입력 단자 VIN과 출력 단자 VOUT사이에 서로 병렬에 접속된 p채널 MOS 트랜지스터 Tr51와 n채널 MOS 트랜지스터 Tr52로 이루어지고, 각각의 게이트 전극에 공급되는 클럭 신호 CLKp 및 CLKn에 따라서 입력 단자 VIN에 공급되는 신호를 샘플링한다.
도 14A는 상기 클럭 신호 CLKp 및 CLKn의 파형을, 또한 도 14B는 상기 CMOS 스위치로서 실리콘 기판의 (100)면 상에 형성된 종래의 p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터를 사용한 경우의, 출력 단자 VOUT에 얻어지는 출력 신호의 파형을 나타낸다.
도 14A, 14B를 참조하면, 클럭 신호 CLKp 및 CLKn이 천이를 생성한 경우, n채널 MOS 트랜지스터 Tr52및 p채널 MOS 트랜지스터 Tr51의 도통이 차단되지만, 그 때, 종래의 p채널 MOS 트랜지스터 Tr51에는 트랜지스터 Tr52보다도 큰 소자 면적에대응하여 큰 기생 용량 Cp가 부수되어 있고, 그 결과 출력 전압이 크게 저하되여 버린다.
이것에 대하여, 도 14C는 먼저 본 발명의 실시예 1 또는 실시예 2에서 설명한 CMOS 장치를 사용한 경우의 CMOS 스위치의 출력 파형을 나타낸다.
도 14C를 참조하면, 본 발명의 CMOS 장치를 사용한 CMOS 스위치에서는, p채널 MOS 트랜지스터 Tr51의 기생 용량 Cp이 n채널 MOS 트랜지스터 Tr52의 기생 용량 Cn과 같은 정도까지 감소하고, 그 결과, 출력 전압의 오프셋은 격감하는 것을 알 수 있다.
이와 같이, 본 발명의 CMOS 장치를 사용함으로써, 대단히 응답 속도가 우수한 CMOS 스위치를 실현할 수 있게 된다.
(실시예 8)
도 15는 본 발명의 실시예 8에 따른 p.채널 MOS 트랜지스터 Tr61와 n채널 MOS 트랜지스터 Tr62를 사용한 B급 푸시 풀 증폭기의 구성을 나타낸다.
도 15를 참조하면, 본 실시예에 따른 B급 푸시 풀 증폭기에서는 p채널 MOS 트랜지스터 Tr61와 n채널 MOS 트랜지스터 Tr62에서 동작 특성 및 기생 소자 특성이 평형을 이루어, 넓은 다이나믹 레인지, 넓은 주파수 대역 및 고주파 왜곡이 없는 증폭이 가능하게 된다.
이상, 본 발명을 바람직한 실시예에 관해서 설명했지만, 본 발명은 이러한특정한 실시예로 한정되는 것이 아니라, 특허청구범위에 기재한 요지 내에서 여러가지 변형·변경이 가능하다.
(산업상의 이용 가능성)
본 발명에 따하면, 실리콘의 (100)면 이외의 결정면을 사용함으로써, p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터의 전류 구동 능력의 평형을 이루게 할 수 있고, CMOS 장치의 미세화가 촉진되며, 또한 동작 속도가 향상된다.

Claims (7)

  1. 제 1 결정면을 주면으로서 갖고, p채널 MIS 트랜지스터 영역과 n채널 MIS 트랜지스터 영역을 구획하여 이루어진 반도체 기판과,
    상기 p채널 MIS 트랜지스터 영역 중에 상기 반도체 기판의 일부로서 형성되고, 상기 제 1 결정면과는 다른 제 2 결정면에 의해 구획되어 이루어진 한 쌍의 측벽면과, 상기 제 2 결정면과는 다른 제 3 결정면에 의해 구획되어 이루어진 정상면(頂上面)에 의해 이루어지는 제 1 반도체 구조와, 상기 p채널 MIS 트랜지스터 영역 상에 형성되고, 상기 주면 및 상기 제 1 반도체 구조의 측벽면 및 정상면을 실질적으로 균일한 두께로 덮는 제 1 게이트 절연막과, 상기 p채널 MIS 트랜지스터 영역 상에 형성되고, 상기 주면 및 상기 제 1 반도체 구조의 측벽면 및 정상면을, 상기 제 1 게이트 절연막을 거쳐서 연속적으로 덮는 제 1 게이트 전극과, 상기 p채널 MIS 트랜지스터 영역 내에서, 상기 반도체 기판 중 및 상기 제 1 반도체 구조 중, 상기 제 1 게이트 전극의 일측 및 타측에 형성되고, 모두 상기 반도체 기판 주면 및 상기 제 1 반도체 구조의 측벽면 및 정상면을 따라 연속적으로 연장되는 제 1 및 제 2 p형 확산 영역으로 이루어지는 p채널 MIS 트랜지스터와,
    상기 n채널 MIS 트랜지스터 영역 중에 상기 반도체 기판의 일부로서 형성되고, 상기 제 1 결정면과는 다른 제 4 결정면에 의해 구획되어 이루어진 한 쌍의 측벽면과, 상기 제 4 결정면과는 다른 제 5 결정면에 의해 구획되어 이루어진 정상면으로 이루어지는 제 2 반도체 구조와, 상기 n채널 MIS 트랜지스터 영역 상에 형성되고, 상기 주면 및 상기 제 2 반도체 구조의 측벽면 및 정상면을 실질적으로 균일한 두께로 덮는 제 2 게이트 절연막과, 상기 n채널 MIS 트랜지스터 영역 상에 형성되고, 상기 주면 및 상기 제 2 반도체 구조의 측벽면 및 정상면을, 상기 제 2 게이트 절연막을 거쳐서 연속적으로 덮는 제 2 게이트 전극과, 상기 n채널 MIS 트랜지스터 영역 내에서, 상기 반도체 기판 중 및 상기 제 2 반도체 구조 중, 상기 제 2 게이트 전극의 일측 및 타측에 형성되고, 모두 상기 반도체 기판 주면 및 상기 제 2 반도체 구조의 측벽면 및 정상면을 따라 연속적으로 연장되는 제 1 및 제 2 n형 확산 영역으로 이루어지는 n채널 MIS 트랜지스터로 이루어지고,
    상기 제 1 반도체 구조의 정상면과 측벽면의 폭, 및 상기 제 2 반도체 구조의 정상면과 측벽면의 폭은, 상기 p채널 MIS 트랜지스터의 전류 구동 능력이, 상기 n채널 MIS 트랜지스터의 전류 구동 능력과 실질적으로 평형을 이루도록 설정되어 있는 것을 특징으로 하는 상보형 MIS 장치.
  2. 제 1 항에 있어서,
    상기 제 1 결정면과 상기 제 3 결정면과 상기 제 5 결정면은 동일한 결정면으로 이루어지고, 상기 제 2 결정면과 상기 제 4 결정면은 동일한 결정면으로 이루어지는 것을 특징으로 하는 상보형 MIS 장치.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 구조의 정상면 및 측벽면의 폭, 및 상기 제 2 반도체 구조의 정상면 및 측벽면의 폭은, 상기 제 1 반도체 구조의 정상면 및 측벽면의 폭을 각각 W1A및 WA, 상기 제 2 반도체 구조의 정상면 및 측벽면의 폭을 W1및 WB, 상기 주면 상에서의 상기 제 1 게이트 전극의 게이트 폭을 W2A, 상기 주면 상에서의 상기 제 2 게이트 전극의 게이트 폭 W2B, 상기 제 1 결정면 상에서의 홀의 이동도를 μp1, 상기 제 2 결정면 상에서의 홀의 이동도를 μp2, 상기 제 1 결정면 상에서의 전자의 이동도를 μn1, 상기 제 2 결정면 상에서의 전자의 이동도를 μn2로 하여,
    μp1(W1A+W2A)+μp2WA=μn1(W1A+W2A)+μn2WB
    의 수학식을 만족하도록 설정되는 것을 특징으로 하는 상보형 MIS 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 결정면은 실리콘의 (100)면 또는 그 근방의 결정면으로 이루어지고, 상기 제 2 결정면은 실리콘의 (110)면 또는 그 근방의 결정면으로 이루어지는 것을 특징으로 하는 상보형 MIS 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 게이트 절연막은 산화막, 질화막 또는 산질화막으로 이루어지는 것을 특징으로 하는 상보형 MIS 장치.
  6. 반도체 기판과,
    상기 반도체 기판의 주면 상에 제 1 게이트 절연막을 거쳐서 제 1 결정 방향으로 형성된 제 1 게이트 전극과, 상기 반도체 장치 기판 중, 상기 제 1 게이트 전극의 일측 및 타측에 형성된 제 1 및 제 2 n형 확산 영역으로 이루어지는 n채널 MIS 트랜지스터와,
    상기 반도체 기판 상에 제 2 게이트 절연막을 거쳐서 제 2 결정 방향으로 형성된 제 2 게이트 전극과, 상기 반도체 장치 기판 중, 상기 제 2 게이트 전극의 일측 및 타측에 형성된 제 1 및 제 2 p형 확산 영역으로 이루어지는 p채널 MIS 트랜지스터로 이루어지고,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 공통 접속되고,
    상기 제 2 p형 확산 영역과 상기 제 1 n형 확산 영역은 공통 접속되고,
    상기 제 1 결정 방향 및 상기 제 2 결정 방향은, 상기 p채널 MIS 트랜지스터의 전류 구동 능력과 상기 n채널 MIS 트랜지스터의 전류 구동 능력이 평형을 이루도록 설정되는 것을 특징으로 하는 상보형 MIS 장치.
  7. 제 6 항에 있어서,
    반도체 기판은, 실리콘의 (111)면 또는 (110)면 또는 그 근방의 결정면을 주면으로 하는 것을 특징으로 하는 상보형 MIS 장치.
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