CN105529241A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底上形成鳍部；在所述鳍部表面形成外延层，所述外延层的空穴迁移率大于鳍部的空穴迁率。可以提高在所述半导体结构基础上形成的P型鳍式场效应晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(FinFET)作为一种多栅器件得到了广泛的关注。鳍式场效应晶体管能够有效改善晶体管的短沟道效应，提高器件的性能。
现有的鳍式场效应晶体管的鳍部相邻一般为硅，对于N型鳍式场效应晶体管，载流子为电子，在硅中迁移率较大，使N型鳍式场效应晶体管具有较高的饱和电流；而对于P型鳍式场效应晶体管，载流子为空穴，空穴在硅中的迁移率较低，导致P型鳍式场效应晶体管的饱和电流较低，采用上述N型鳍式场效应晶体管和P型鳍式场效应晶体管构成互补鳍式场效应晶体管，会导致互补鳍式场效应晶体管内的N型鳍式场效应晶体管和P型鳍式场效应晶体管的饱和电流不匹配，从而导致互补鳍式场效应晶体管的性能下降，进而影响整个集成电路的性能。
所以，所述P型鳍式场效应晶体管的性能有待进一步的提高。
发明内容
本发明解决的问题是提供一种半导体结构及其方法，提高P型鳍式场效应晶体管的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍部；在所述鳍部表面形成外延层，所述外延层的空穴迁移率大于鳍部的空穴迁移。
可选的，所述外延层的材料为SiGe或Ge，所述外延层内的Ge的摩尔百分比含量为20％～100％。
可选的，采用选择性外延工艺形成所述外延层，所述选择性外延工艺采用的外延气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体包括GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。
可选的，所述外延层与鳍部在垂直鳍部长度方向的剖面为菱形。
可选的，所述半导体衬底为绝缘底上硅衬底，包括：底层硅层、位于底层硅层表面的绝缘层、位于绝缘层表面的顶层硅层。
可选的，刻蚀所述顶层硅层至绝缘层表面，形成所述鳍部。
可选的，形成所述鳍部的方法包括：刻蚀所述顶层硅层至绝缘层表面，形成初始鳍部；在所述绝缘层表面形成第一介质材料层，所述第一介质材料层的表面与初始鳍部的顶部表面齐平；回刻蚀所述第一介质材料层，形成第一介质层，使所述第一介质层的表面低于初始鳍部顶部表面，并覆盖部分初始鳍部的侧壁；在高于第一介质层表面的部分初始鳍部表面形成第二介质层；去除所述第一介质层，暴露出部分初始鳍部的侧壁；对所述初始鳍部暴露的侧壁进行横向刻蚀，使未被第二介质层覆盖的部分初始鳍部宽度减小；去除所述第二介质层，刻蚀后的初始鳍部作为最终形成的鳍部。
可选的，所述第一介质层的厚度为所述第二介质层的厚度为1nm～10nm。
可选的，采用第一湿法刻蚀工艺去除所述第一介质层。
可选的，所述第一湿法刻蚀工艺对所述第一介质层的刻蚀选择性大于对第二介质层的刻蚀选择性。
可选的，所述第一介质层的材料为氮化硅，所述第一湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
可选的，采用第二湿法刻蚀工艺对所述初始鳍部暴露的侧壁进行横向刻蚀，所述第二湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵。
可选的，未被第二介质层覆盖的部分初始鳍部被刻蚀后的宽度大于10nm。
可选的，采用热氧化工艺形成所述第二介质层。
可选的，采用所述第三湿法刻蚀工艺去除所述第二介质层。
可选的，所述第二介质层的材料为氧化硅，所述第三湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
可选的，所述半导体衬底为单晶硅衬底；刻蚀所述单晶硅衬底形成鳍部。
可选的，还包括：在所述半导体衬底表面形成隔离层，所述隔离层的表面低于鳍部的顶部表面且覆盖鳍部的部分侧壁。
可选的，还包括：在所述外延层上形成横跨鳍部的栅极结构，在所述栅极结构两侧的外延层以及鳍部内形成源极和漏极。
为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括：半导体衬底；位于所述半导体衬底上的鳍部；位于所述鳍部表面形成外延层，所述外延层的空穴迁移率大于鳍部的空穴迁移。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，在半导体衬底上形成鳍部之后，在鳍部表面形成外延层，所述外延层的空穴迁移率大于鳍部的空穴迁移率。从而使得在以上述半导体结构为基础形成的P型鳍式场效应晶体管的空穴迁移率得到提高，可以提高P型鳍式场效应晶体管的性能。
进一步的，由于外延层在不同晶向上的生长速率不同，所述外延层与鳍部在垂直鳍部长度方向上的剖面可以为菱形或其他多边形。在所述外延层上形成栅极结构，可以提高栅极结构与外延层的接触面积，提高沟道长度，从而改善晶体管的短沟道效应，提高P型鳍式场效应晶体管的性能。
进一步的，所述半导体衬底为绝缘底上硅衬底，刻蚀所述绝缘底上硅衬底的顶层硅层至绝缘层，形成初始鳍部；然后在所述绝缘层表面形成第一介质层，所述第一介质层的表面低于初始鳍部的顶部表面；然后在所述高于第一介质层的初始鳍部表面形成第二介质层；然后，去除所述第一介质层，暴露出部分初始鳍部的侧壁，沿所述侧壁对初始鳍部进行横向刻蚀，使得部分初始鳍部的宽度减小，形成鳍部。与初始鳍部相比，所述鳍部的表面积增大，从而进一部提高在鳍部上形成的外延层的表面积，从而进一步提高鳍式场效应晶体管的沟道长度，提高鳍式场效应晶体管的性能。
本发明的技术方案的半导体结构，包括位于半导体衬底上的鳍部，以及位于鳍部表面的外延层，所述外延层的空穴迁移率大于鳍部的空穴迁移率。可以提高空穴的迁移率，提高在此结构基础上形成的P型鳍式场效应晶体管的性能。
附图说明
图1至图20是本发明的实施例的半导体结构的形成过程示意图。
具体实施方式
如背景技术中所述，现有P型鳍式场效应晶体管的性能有待进一步的提高。
本发明的实施例中，在鳍部表面形成外延层，所述外延层的空穴迁移率大于鳍部的空穴迁移，所述外延层作为P型鳍式场效应晶体管的沟道区域，可以提高P型鳍式场效应晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
本实施例中，所述半导体衬底100为绝缘底上硅衬底，所述半导体衬底100包括：底层硅层101、位于底层硅层101表面的绝缘层102、位于绝缘层102表面的顶层硅层103。采用绝缘底上硅衬底作为半导体衬底100，可以降低寄生电容，提高在所述半导体衬底100上形成的器件的性能。
请参考图2，在所述半导体衬底100上形成鳍部110。
本实施例中，由于所述半导体衬底100为绝缘底上硅衬底，可以直接刻蚀所述半导体衬底100的顶层硅层103(请参考图1)至绝缘层102表面，形成所述鳍部110。
本实施例中，采用干法刻蚀工艺刻蚀所述顶层硅层103，在所述半导体衬底100上形成鳍部110。本实施例中，所述干法刻蚀工艺采用的刻蚀气体为HBr和Cl2的混合气体作为刻蚀气体，O2作为缓冲气体，其中HBr的流量为50sccm～1000sccm，Cl2的流量为50sccm～1000sccm，O2的流量为5sccm～20sccm，压强为5mTorr～50mTorr，功率为400W～750W，O2的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。
本实施例中，以形成两个分立的鳍部110作为示例，在本发明的其他实施例中，也可以形成一个或者三个以上的鳍部110。
所述鳍部110下方的绝缘层102作为鳍部110与底层硅层101之间的隔离层，同时作为相邻鳍部110之间的隔离结构。
请参考图3和图4，在所述鳍部110表面形成外延层120，所述外延层120的空穴迁移率大于鳍部110的空穴迁移。图4为形成所述外延层120之后的立体示意图。
所述外延层120的材料为SiGe或Ge，其中Ge的摩尔百分比含量为20％～100％。
采用选择性外延工艺形成所述外延层，所述选择性外延工艺采用的外延气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体包括GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。
本实施例中，所述外延层120的材料为SiGe，所述外延层120内的Ge含量分布均匀。在本发明的其他实施例中，所述外延层120内的Ge含量可以从鳍部110表面随着厚度的增加逐渐升高，这样可以减小外延层120与鳍部110表面的晶格常数差异，提高形成的外延层120的沉积质量。
本实施例中，所述半导体衬底100表面为(100)晶面，使得鳍部110顶部表面的晶面为(100)晶面，鳍部侧壁的晶面为(010)晶面，由于<100>晶向和<010>晶向上的外延速率较快，而其它晶向上的外延速率较慢，从而形成的外延层120与鳍部110沿鳍部110长度方向的剖面为菱形。
在本发明的一个实施例中，位于鳍部110的顶部表面的外延层120的顶点与鳍部110顶部表面之间的距离为2nm～50nm。使得所述外延层120具有足够的厚度，能够作为沟道区域。
在本发明的其他实施例中，可以采用表面为其他晶面的半导体衬底100，后续形成鳍部110后，在鳍部110上外延形成的外延层120也可以是其他多边形形状。
后续可以在所述外延层120表面形成横跨鳍部110的栅极结构，所述栅极结构包括位于部分外延层120表面的栅介质层，以及位于栅介质层表面的栅极，被栅极结构包围的部分外延层120作为沟道区域。形成所述栅极结构的方法包括：在所述外延层120表面依次沉积形成栅介质材料层和位于栅介质材料层表面的栅极材料层；对所述栅极材料层和栅介质材料层进行图形化，形成栅极结构，并且暴露出栅极结构两侧的外延层120。
由于所述外延层120的空穴迁移率大于鳍部110的空穴迁移率，与直接在鳍部110上形成栅极结构相比，在所述外延层120上形成鳍式场效应晶体管的栅极结构，可以提高型鳍式场效应晶体管的空穴迁移率，从而提高P型鳍式场效应晶体管性能。
并且，本实施例中，所述外延层120为多边形，可以提高栅极结构与外延层120之间的接触面积，从而提高鳍式场效应晶体管的沟道长度，从而进一步提高鳍式场效应晶体管的性能。
本实施例中，相邻鳍部110上的外延层120之间的最短间距大于10nm，这样在后续在外延层120表面沉积形成栅介质材料层和栅极材料层时，沉积气体能够容易进入相邻鳍部110之间的凹槽内，与外延层120表面充分接触，从而在外延层120表面形成厚度均匀，沉积质量较高的栅介质材料层和栅极材料层，避免由于相邻外延层120之间间距过小，导致形成的栅介质材料层与栅极材料层沉积质量较差而影响形成的鳍式场效应晶体管的性能。
在形成所述栅极结构之后，还可以在所述栅极结构两侧的外延层120和鳍部110内形成源极和漏极。可以对所述栅极结构两侧的外延层120和鳍部110内直接进行P型离子注入形成P型鳍式场效应晶体管的源极或漏极；也可以在所述栅极结构两侧的外延层120和鳍部110内形成凹槽之后，在所述凹槽内填充P型掺杂的应力材料，作为P型鳍式场效应晶体管的源极或漏极，对晶体管的沟道区域施加压应力，进一步提高P型鳍式场效应晶体管的性能。
本实施例中，还提供一种采用上述方法形成的半导体结构。
请参考图3和图4，图4为所述半导体结构的立体示意图，图3为剖面示意图。
所述半导体结构包括：半导体衬底；位于半导体衬底表面的鳍部110，位于鳍部110表面的外延层120，所述外延层120的空穴迁移率大于鳍部110的空穴迁移率。所述半导体衬底包括底层硅层101，位于底层硅层101表面的绝缘层102。所述外延层120的材料为SiGe或Ge。
所述半导体结构还可以包括位于外延层120表面，横跨所述鳍部110的栅极结构，以及位于所述栅极结构两侧的外延层120与鳍部110内的源极和漏极。在所述外延层120上形成鳍式场效应晶体管的栅极结构，可以提高型鳍式场效应晶体管的空穴迁移率，还可以提高栅极结构与外延层120之间的接触面积，从而提高鳍式场效应晶体管的沟道长度，从而进一步提高鳍式场效应晶体管的性能。
本发明的另一实施例中也提供一种半导体结构的形成方法。
请参考图5，提供半导体衬底200。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底200为单晶硅衬底，采用单晶硅衬底可以降低成本。
请参考图6，在所述半导体衬底200表面形成掩膜层，所述掩膜层具有开口203，暴露出部分半导体衬底200的表面。
所述掩膜层包括位于半导体衬底200表面的第一掩膜层201以及位于所述第一掩膜层201表面的第二掩膜层202。所述第一掩膜层201的材料为氧化硅，第二掩膜层202的材料氮化硅，所述第一掩膜层201可以避免第二掩膜层202与半导体衬底200的表面之间产生晶格失配，导致半导体衬底200内出现缺陷，影响后续形成的鳍部的质量。所述掩膜层定义了后续形成的鳍部的位置和尺寸。
请参考图7，沿所述开口203刻蚀所述半导体衬底200，形成鳍部204及位于鳍部204两侧的凹槽210。
本实施例中，直接刻蚀所述半导体衬底200形成鳍部204，在本发明的其他实施例中，也可以在所述半导体衬底200表面形成半导体外延层之后，刻蚀所述半导体外延层形成所述鳍部204。所述鳍部204的数量可以是一个或多个。
后续在相邻鳍部204之间的凹槽210内形成隔离层，作为鳍部204之间的隔离结构。
请参考图8，在所述凹槽210(请参考图7)和开口203(请参考图7)内形成隔离材料层212，所述隔离材料层212的表面与第二掩膜层202的表面齐平。
所述隔离材料层212的形成方法包括：在所述凹槽210和开口203内形成隔离材料，所述隔离材料还覆盖掩膜层表面；以所述第二掩膜层202为停止层，对所述隔离材料进行平坦化，形成隔离层212，使所述隔离层212的表面与第二掩膜层202的表面齐平。所述隔离材料可以是氧化硅。
本实施例中，在形成所述隔离材料层212之前，还可以在所述凹槽210的内壁表面形成垫氧化层211，所述垫氧化层211的材料为氧化硅，采用热氧化工艺形成所述垫氧化层211，可以修复所述凹槽210内壁表面的缺陷，进而提高后续在所述垫氧化层211表面形成的隔离材料层212的沉积质量，提高所述隔离材料层212的隔离性能。
请参考图9，去除所述掩膜层以及位于所述开口203内的隔离材料层212，使剩余的隔离材料层212的表面与鳍部204的顶部齐平。
可以采用化学机械抛光工艺去除所述掩膜层以及位于所述开口203内的隔离材料层212，以所述鳍部204的顶部表面作为停止层，从而使得剩余的隔离材料层212的表面与鳍部204的顶部表面齐平。
请参考图10，回刻蚀所述隔离材料层212(请参考图10)，形成隔离层212a，所述隔离层212a的表面低于鳍部204的顶部表面。
可以采用湿法或者干法刻蚀工艺刻蚀所述隔离材料层212，使其厚度下降，形成隔离层212a。本实施例中，同时刻蚀所述垫氧化层211(请参考图9)，剩余的垫氧化层211a顶部与隔离层212a表面齐平。
形成所述隔离层212a之后，暴露出部分鳍部204的表面。所述隔离层212a作为相邻鳍部204之间的隔离结构，以及后续形成的栅极结构与半导体衬底200之间的隔离结构。
请参考图11，在高于隔离层212a表面的鳍部204表面形成外延层220。
所述外延层220的材料为SiGe或Ge，其中Ge的摩尔百分比含量为20％～100％。
采用选择性外延工艺形成所述外延层220，所述选择性外延工艺采用的外延气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体包括GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。
本实施例中，所述外延层220的材料为SiGe，所述外延层220内的Ge含量分布均匀。在本发明的其他实施例中，所述外延层220内的Ge含量可以从鳍部110表面随着厚度的增加逐渐升高，这样可以减小外延层220与鳍部110表面的晶格常数差异，提高形成的外延层220的沉积质量。
本实施例中，所述半导体衬底200的表面晶面为(100)，由于在不同晶面上的外延速率不同，在所述鳍部204表面外延形成的外延层220与鳍部204在沿鳍部204长度方向的剖面为菱形。在本发明的其他实施例中，可以采用表面为其他晶面的半导体衬底200，后续形成鳍部204后，在鳍部204上外延形成的外延层220也可以是其他多边形形状。
在本发明的一个实施例中，位于鳍部204的顶部表面的外延层220的顶点与鳍部204顶部表面之间的距离为2nm～50nm。使得所述外延层220具有足够的厚度，能够作为沟道区域。
后续可以在所述外延层220表面形成横跨鳍部204的栅极结构，所述栅极结构包括位于部分外延层220表面的栅介质层，以及位于栅介质层表面的栅极，被栅极结构包围的部分外延层220作为沟道区域。形成所述栅极结构的方法包括：在所述外延层220表面依次沉积形成栅介质材料层和位于栅介质材料层表面的栅极材料层；对所述栅极材料层和栅介质材料层进行图形化，形成栅极结构，并且暴露出栅极结构两侧的外延层220。
由于所述外延层220的空穴迁移率大于鳍部204的空穴迁移率，与直接在鳍部204上形成栅极结构相比，在所述外延层220上形成鳍式场效应晶体管的栅极结构，可以提高型鳍式场效应晶体管的空穴迁移率，从而提高P型鳍式场效应晶体管性能。并且，本实施例中，所述外延层220为多边形，可以提高栅极结构与外延层220之间的接触面积，从而提高鳍式场效应晶体管的沟道长度，从而进一步提高鳍式场效应晶体管的性能。
本实施例中，相邻鳍部204上的外延层220之间的最短间距大于10nm，这样在后续在外延层220表面沉积形成栅介质材料层和栅极材料层时，沉积气体能够容易进入相邻鳍部204之间的凹槽内，与外延层220表面充分接触，从而在外延层220表面形成厚度均匀，沉积质量较高的栅介质材料层和栅极材料层，避免由于相邻外延层220之间间距过小，导致形成的栅介质材料层与栅极材料层沉积质量较差而影响形成的鳍式场效应晶体管的性能。
在形成所述栅极结构之后，还可以在所述栅极结构两侧的外延层220和鳍部204内形成源极和漏极。可以对所述栅极结构两侧的外延层220和鳍部204内直接进行P型离子注入形成P型鳍式场效应晶体管的源极或漏极；也可以在所述栅极结构两侧的外延层220和鳍部204内形成凹槽之后，在所述凹槽内填充P型掺杂的应力材料，作为P型鳍式场效应晶体管的源极或漏极，对晶体管的沟道区域施加压应力，进一步提高P型鳍式场效应晶体管的性能。
本实施例中还提供一种半导体结构，请参考图11，所述半导体结构包括：半导体衬底200；位于半导体衬底200上的鳍部204；位于半导体衬底200上的隔离层212a，所述隔离层212a的表面低于鳍部204的顶部表面，且覆盖部分鳍部204的侧壁表面；位于高于隔离层212a的部分鳍部204表面的外延层220。所述隔离层212a与鳍部204、半导体衬底200之间还形成与垫氧化层211a。
所述半导体结构还可以包括位于外延层220表面，横跨所述鳍部204的栅极结构，以及位于所述栅极结构两侧的外延层220与鳍部204内的源极和漏极。在所述外延层220上形成鳍式场效应晶体管的栅极结构，可以提高型鳍式场效应晶体管的空穴迁移率，还可以提高栅极结构与外延层220之间的接触面积，从而提高鳍式场效应晶体管的沟道长度，从而进一步提高鳍式场效应晶体管的性能。
本发明的另一实施例还提供一种半导体结构的形成方法。
请参考图12，提供半导体衬底300。
本实施例中，所述半导体衬底300为绝缘底上硅衬底，所述半导体衬底300包括：底层硅层301、位于底层硅层301表面的绝缘层302、位于绝缘层302表面的顶层硅层303。采用绝缘底上硅衬底作为半导体衬底300，可以降低寄生电容，提高在所述半导体衬底300上形成的器件的性能。
请参考图13，在所述半导体衬底300上形成初始鳍部310。
本实施例中，直接刻蚀所述半导体衬底300的顶层硅层303(请参考图12)至绝缘层202表面，形成所述初始鳍部310。
请参考图14，在初始鳍部310两侧形成第一介质材料层311，所述第一介质材料层的表面与初始鳍部310的顶部表面齐平。
形成所述第一介质材料层311的方法包括：在所述绝缘层302上形成覆盖所述初始鳍部310的第一介质材料后，以所述初始鳍部310顶部表面为停止层，对所述第一介质材料进行平坦化，形成所述第一介质材料层311。
本实施例中，所述第一介质材料层311的材料为氮化硅。在本发明的其他实施例中，所述第一介质材料层311的材料还可以是氮氧化硅、碳氧化硅等其他介质材料。
请参考图15，回刻蚀所述第一介质材料层311(请参考图14)，形成第一介质层311a，使所述第一介质层311a的表面低于初始鳍部310顶部表面，并覆盖部分初始鳍部310的侧壁。
采用干法刻蚀工艺回刻蚀所述第一介质材料层311，所述干法刻蚀工艺可以采用CF4、C2F6或C3F8等含氟气体中的一种或几种气体。
在本发明的一个实施例中，刻蚀所述第一介质材料层311后形成的第一介质层311a的厚度为
请参考图16，在高于第一介质层311a表面的部分初始鳍部310表面形成第二介质层312。
所述第二介质层312的材料与第一介质层311a的材料不同，从而在后续进行湿法刻蚀工艺的过程中，对于第二介质层312与第一介质层311a具有不同的刻蚀选择性。
本实施例中，所述第二介质层312的材料为氧化硅，可以采用热氧化工艺形成所述第二介质层312。所述第二介质层312的厚度为1nm～10nm，所述第二介质层312的厚度大于1nm，具有足够的厚度，能够在后续工艺中保护所述被覆盖的鳍部310；所述第二介质层312的厚度小于10nm，从而可以避免在采用热氧化工艺形成所述第二介质层312的过程中，消耗过多的硅，导致鳍部310的厚度发生较大变化，偏离设计值。
请参考图17，去除所述第一介质层311a(请参考图16)，暴露出部分初始鳍部310的侧壁。
采用第一湿法刻蚀工艺去除所述第一介质层311a。所述第一湿法刻蚀工艺对所述第一介质层311a的刻蚀选择性大于对第二介质层312的刻蚀选择性，从而在进行第一湿法刻蚀工艺的过程中，所述第二介质层312未被去除。
本实施例中，所述第一介质层311a的材料为氮化硅，所述第一湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液，对所述第一介质层311a具有较高的刻蚀速率。
去除所述第一介质层311a后，暴露出部分鳍部310的侧壁表面。
请参考图18，对所述初始鳍部310(请参考图17)暴露的侧壁进行横向刻蚀，使未被第二介质层312覆盖的部分初始鳍部310(请参考图17)宽度减小，形成鳍部310a。
采用第二湿法刻蚀工艺对所述初始鳍部310暴露的侧壁进行横向刻蚀，所述第二湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵。
所述第一介质层311a(请参考图16)的厚度限定了第二湿法刻蚀工艺中，刻蚀溶液与初始鳍部310侧壁接触的面积。本实施例中，所述第一介质层311a的厚度为从而使得暴露的初始鳍部310的侧壁高度为所述暴露的侧壁高度小于可以避免由于侧壁与第二湿法刻蚀工艺的刻蚀容易接触面积过大，刻蚀速率较快，不易控制横向的刻蚀深度，导致初始鳍部310被刻断。本实施例中所述鳍部310a上部分的第一宽度d1为20nm～50nm，被横向刻蚀后的鳍部310a的下部分的第二宽度d2大于10nm，避免所述鳍部310发生倒塌。在本发明的其他实施例中，可以根据鳍部310a的第一宽度，设置合理的第二宽度。
对所述初始鳍部310(请参考图17)进行横向刻蚀之后，形成鳍部310a，所述鳍部310a与初始鳍部310相比，表面积得到提高，从而也能够进一步提高后续在所述鳍部310a表面形成的外延层的表面积。
请参考图19，去除所述第二介质层312(请参考图18)。
采用所述第三湿法刻蚀工艺去除所述第二介质层312。本实施例中，所述第二介质层312的材料为氧化硅，所述第三湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
去除所述第二介质层312之后，暴露出所述鳍部310a的顶部表面和侧壁表面。
请参考图20，在所述鳍部310a表面形成外延层320。
所述外延层320的材料为SiGe或Ge，可以采用选择性外延工艺形成所述外延层320，具体不再赘述。
由于所述鳍部310a具有宽度较大的上部分，和宽度较小的下部分，使得所述鳍部310a的表面积增大，由于不同晶向上的外延速率不相同，在所述鳍部310a的上部分和下部分表面均会形成多边形，从而可以进一步提高形成的外延层310a的表面积，从而进一步提高后续形成的P型鳍式场效应晶体管的沟道长度，提高P型鳍式场效应晶体管的性能。
后续还可以在所述外延层320上形成横跨鳍部的栅极结构，在所述栅极结构两侧的外延层320以及鳍部310a内形成源极和漏极。
本实施例还提供一种采用上述方法形成的半导体结构，请参考图20，所述半导体结构包括：半导体衬底，位于半导体衬底表面的鳍部310a，位于鳍部310a表面的外延层320。所述鳍部310a包括第一部分和位于第一部分表面的第二部分，所述第一部分宽度小于第二部分宽度。所述半导体衬底包括底层硅层301和位于底层硅层301表面的绝缘层302。
所述半导体结构还可以包括位于外延层320表面，横跨所述鳍部310a的栅极结构，以及位于所述栅极结构两侧的外延层320与鳍部310a内的源极和漏极。在所述外延层320上形成鳍式场效应晶体管的栅极结构，可以提高型鳍式场效应晶体管的空穴迁移率，还可以提高栅极结构与外延层320之间的接触面积，从而提高鳍式场效应晶体管的沟道长度，从而进一步提高鳍式场效应晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成鳍部；
在所述鳍部表面形成外延层，所述外延层的空穴迁移率大于鳍部的空穴迁移率。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层的材料为SiGe或Ge，所述外延层内的Ge的摩尔百分比含量为20％～100％。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延工艺形成所述外延层，所述选择性外延工艺采用的外延气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体包括GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层与鳍部在垂直于鳍部长度方向的剖面为菱形。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底为绝缘底上硅衬底，包括：底层硅层、位于底层硅层表面的绝缘层、位于绝缘层表面的顶层硅层。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，刻蚀所述顶层硅层至绝缘层表面，形成所述鳍部。
7.根据权利要求5所述的半导体结构的形成方法，其特征在于，形成所述鳍部的方法包括：刻蚀所述顶层硅层至绝缘层表面，形成初始鳍部；在所述绝缘层表面形成第一介质材料层，所述第一介质材料层的表面与初始鳍部的顶部表面齐平；回刻蚀所述第一介质材料层，形成第一介质层，使所述第一介质层的表面低于初始鳍部顶部表面，并覆盖部分初始鳍部的侧壁；在高于第一介质层表面的部分初始鳍部表面形成第二介质层；去除所述第一介质层，暴露出部分初始鳍部的侧壁；对所述初始鳍部暴露的侧壁进行横向刻蚀，使未被第二介质层覆盖的部分初始鳍部宽度减小；去除所述第二介质层，刻蚀后的初始鳍部作为最终形成的鳍部。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一介质层的厚度为所述第二介质层的厚度为1nm～10nm。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，采用第一湿法刻蚀工艺去除所述第一介质层。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第一湿法刻蚀工艺对所述第一介质层的刻蚀选择性大于对第二介质层的刻蚀选择性。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料为氮化硅，所述第一湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
12.根据权利要求7所述的半导体结构的形成方法，其特征在于，采用第二湿法刻蚀工艺对所述初始鳍部暴露的侧壁进行横向刻蚀，所述第二湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵。
13.根据权利要求7所述的半导体结构的形成方法，其特征在于，未被第二介质层覆盖的部分初始鳍部被刻蚀后的宽度大于10nm。
14.根据权利要求7所述的半导体结构的形成方法，其特征在于，采用热氧化工艺形成所述第二介质层。
15.根据权利要求7所述的半导体结构的形成方法，其特征在于，采用所述第三湿法刻蚀工艺去除所述第二介质层。
16.根据权利要求15所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料为氧化硅，所述第三湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
17.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底为单晶硅衬底；刻蚀所述单晶硅衬底形成鳍部。
18.根据权利要求17所述的半导体结构的形成方法，其特征在于，还包括：在所述半导体衬底表面形成隔离层，所述隔离层的表面低于鳍部的顶部表面且覆盖鳍部的部分侧壁。
19.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述外延层上形成横跨鳍部的栅极结构，在所述栅极结构两侧的外延层以及鳍部内形成源极和漏极。
20.一种根据权利要求1至权利要求19任一项所述的方法所形成的半导体结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的鳍部；
位于所述鳍部表面形成外延层，所述外延层的空穴迁移率大于鳍部的空穴迁移。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040061178A1 (en) * | 2002-09-30 | 2004-04-01 | Advanced Micro Devices Inc. | Finfet having improved carrier mobility and method of its formation |
| CN1500291A (zh) * | 2001-12-13 | 2004-05-26 | ���������ƴ���ʽ���� | 互补型mis器件 |
| US6787854B1 (en) * | 2003-03-12 | 2004-09-07 | Advanced Micro Devices, Inc. | Method for forming a fin in a finFET device |
| KR20110098594A (ko) * | 2010-02-26 | 2011-09-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | ＦｉｎＦＥＴ를 위한 에피택시 프로파일 엔지니어링 |
| CN102969340A (zh) * | 2011-08-30 | 2013-03-13 | 台湾积体电路制造股份有限公司 | 具有限定在类金刚石形状半导体结构中的沟道的FinFET器件 |
| CN103972104A (zh) * | 2014-05-05 | 2014-08-06 | 清华大学 | 具有SiGe沟道的鳍式场效应晶体管及其形成方法 |
-
2014
- 2014-09-29 CN CN201410513673.7A patent/CN105529241A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1500291A (zh) * | 2001-12-13 | 2004-05-26 | ���������ƴ���ʽ���� | 互补型mis器件 |
| US20040061178A1 (en) * | 2002-09-30 | 2004-04-01 | Advanced Micro Devices Inc. | Finfet having improved carrier mobility and method of its formation |
| US6787854B1 (en) * | 2003-03-12 | 2004-09-07 | Advanced Micro Devices, Inc. | Method for forming a fin in a finFET device |
| KR20110098594A (ko) * | 2010-02-26 | 2011-09-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | ＦｉｎＦＥＴ를 위한 에피택시 프로파일 엔지니어링 |
| CN102969340A (zh) * | 2011-08-30 | 2013-03-13 | 台湾积体电路制造股份有限公司 | 具有限定在类金刚石形状半导体结构中的沟道的FinFET器件 |
| CN103972104A (zh) * | 2014-05-05 | 2014-08-06 | 清华大学 | 具有SiGe沟道的鳍式场效应晶体管及其形成方法 |
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