CN105448991A - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，所述晶体管的形成方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽；在所述凹槽内壁内且填充满所述凹槽的应力层；在所述应力层表面形成过渡层；在所述过渡层表面形成盖帽层，所述盖帽层的表面高于半导体衬底的表面，且所述盖帽层与过渡层的晶格常数差异小于盖帽层与应力层的晶格常数差异。所述方法可以提高形成的晶体管的性能。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管及其形成方法。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸逐渐缩小，晶体管的性能也受到影响。为了进一步提高晶体管的性能，应力工程被引入晶体管的制程中。对晶体管的沟道区域施加压应力可以提高沟道区域内的空穴迁移率，而对晶体管的沟道区域施加张应力，则可以提高沟道区域内的电子迁移率。
由于电子在单晶硅中的迁移率大于空穴的迁移率，所以，现有技术通常通过应力工程提高PMOS晶体管的空穴迁移率，以使得PMOS晶体管的载流子迁移率与NMOS晶体管的载流子迁移率匹配。一般通过采用应力材料形成PMOS晶体管的源极和漏极，以对PMOS晶体管的沟道区域施加压应力，从而提高所述PMOS晶体管的沟道区域内的空穴迁移率。具体包括：在PMOS晶体管的栅极结构两侧的半导体衬底内形成凹槽，然后再在所述凹槽内填充应力材料作为PMOS晶体管的源极和漏极。所述应力材料的晶格常数大于半导体衬底沟道区域的晶格常数，从而会对PMOS晶体管的沟道区域施加压应力。所述PMOS晶体管采用的应力材料一般为SiGe。现有技术也可以采用SiC作为NMOS晶体管的源极和漏极，进一步提高NMOS晶体管的载流子迁移率。
但是，目前采用上述方法形成的晶体管的源极和漏极表面具有较多缺陷，使得源极和漏极的接触电阻较高，影响晶体管的性能。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，提高晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽；在所述凹槽内壁内且填充满所述凹槽的应力层；在所述应力层表面形成过渡层；在所述过渡层表面形成盖帽层，所述盖帽层的表面高于半导体衬底的表面，所述盖帽层与过渡层的晶格常数差异小于盖帽层与应力层的晶格常数差异。
可选的，所述盖帽层的生长速率大于过渡层的生长速率。
可选的，所述应力层包括位于凹槽内壁表面的种子层和位于所述种子层表面的体层。
可选的，所述种子层的材料为SiGe，所述体层的材料为SiGe，所述盖帽层的材料为SiGe，且所述种子层、体层和盖帽层内的Ge含量不相同；所述种子层的Ge含量小于体层的Ge含量，所述盖帽层内的Ge含量小于体层内的Ge含量。
可选的，所述种子层内的Ge含量为5％～25％，所述体层内的Ge含量为25％～45％，盖帽层内的Ge含量为1％～15％。
可选的，所述种子层的材料为SiC，所述体层的材料为SiC，所述盖帽层的材料为SiC，且所述种子层、体层和盖帽层内的C含量不相同；所述种子层的C含量小于体层的C含量，所述盖帽层内的C含量小于体层内的C含量。
可选的，所述种子层内的C含量为1％～3％，所述体层内的C含量为3％～10％，盖帽层内的C含量为0.5％～2％。
可选的，所述体层内具有P型或N型掺杂离子，所述体层内的P型或N型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
可选的，所述盖帽层内具有P或N型掺杂离子，所述盖帽层内的P型或N型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
可选的，所述过渡层的材料为Si，所述过渡层的厚度为
可选的，采用选择性外延工艺形成所述种子层、体层和盖帽层，所述选择性外延工艺采用的外延气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，温度为500℃～800℃，压强为1Torr～100Torr。
可选的，形成所述体层和盖帽层的选择性外延工艺的外延气体还包括掺杂气体，所述掺杂气体包括B2H6，所述掺杂气体的流量为1sccm～1000sccm。
可选的，所述锗源气体由碳源气体替代，所述碳源气体包括CH4。
可选的，形成所述体层和盖帽层的选择性外延工艺的外延气体还包括掺杂气体，所述掺杂气体包括PH3，所述掺杂气体的流量为1sccm～1000sccm。
可选的，采用选择性外延工艺形成所述过渡层，所述选择性外延工艺采用的外延气体包括硅源气体、HCl和H2，其中硅源气体包括SiH4或SiH2Cl2，所述硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，温度为500℃～800℃，压强为1Torr～100Torr。
可选的，所述凹槽具有垂直于半导体衬底表面的侧壁或Σ侧壁。
可选的，所述种子层的厚度为20～30nm，所述盖帽层的厚度为10nm～20nm。
为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的晶体管，包括：半导体衬底；位于所述半导体衬底上的栅极结构；位于所述栅极结构两侧的半导体衬底内的凹槽；位于所述凹槽内且填充满所述凹槽的应力层；位于所述应力层表面的过渡层；位于所述过渡层表面的盖帽层，所述盖帽层的表面高于半导体衬底的表面，且所述盖帽层与过渡层的晶格常数差异小于盖帽层与应力层的晶格常数差异。
可选的，所述应力层包括位于凹槽内壁表面的种子层和位于所述种子层表面的体层。
可选的，所述种子层的材料为SiGe，所述体层的材料为SiGe，所述盖帽层的材料为SiGe，所述种子层内的Ge含量为5％～25％，所述体层内的Ge含量为25％～45％，盖帽层内的Ge含量为1％～15％；或者，所述种子层的材料为SiC，所述体层的材料为SiC，所述盖帽层的材料为SiC，所述种子层内的C含量为1％～3％，所述体层内的C含量为3％～10％，盖帽层内的C含量为0.5％～2％。
可选的，所述过渡层的材料为Si，厚度为所述种子层的厚度为20～30nm，所述盖帽层的厚度为10nm～20nm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，在半导体衬底上形成栅极结构之后，在栅极结构两侧的半导体衬底内形成凹槽，然后在所述凹槽内形成应力层，再在所述应力层表面形成过渡层之后，在过渡层表面形成盖帽层。所述过渡层的沉积速率小于盖帽层的沉积速率，虽然所述过渡层与应力层的晶格常数之间具有差异，但是由于沉积速率缓慢，并且由于晶格具有弛豫特性，所以在所述过渡层与应力层的界面上的晶格常数会发生过渡，使得所述过渡层与应力层的界面上基本不存在或仅有少量的缺陷存在，且随着所述过渡层的厚度增加，所述缺陷逐渐消失，使得过渡层的表面没有缺陷，可以提高后续在过渡层表面形成的盖帽层的质量；且所述过渡层与后续形成的盖帽层之间的晶格常数差异小于盖帽层与应力层之间的晶格常数差异，所以，所述过渡层可以作为晶格常数过渡层，与直接在应力层表面形成盖帽层相比，在过渡层表面形成盖帽层，可以降低盖帽层与下层材料层之间的晶格常数差异，从而进一步提高所述盖帽层的沉积质量，从而提高形成的晶体管的性能。
进一步，所述过渡层的厚度为所述过渡层的厚度较小，可以避免对晶体管的载流子迁移率造成不良的影响，并且，也容易在形成盖帽层的过程中，由于外延工艺的温度较高，盖帽层和应力层内的掺杂离子会扩散进入所述过渡层内，由于所述过渡层的厚度较小，所述过渡层能够被完全掺杂，从而减小所述过渡层的电阻。
本发明的技术方案提出的晶体管，晶体管的栅极结构两侧的半导体衬底内的应力层与盖帽层之间具有过渡层，过渡层与盖帽层之间的晶格常数差异小于盖帽层与应力层之间的晶格常数差异，所以，所述过渡层可以作为晶格常数过渡层，与直接在应力层表面形成盖帽层相比，在过渡层表面形成盖帽层，可以降低盖帽层与下层材料层之间的晶格常数差异，从而进一步提高所述盖帽层的沉积质量，从而提高形成的晶体管的性能。
附图说明
图1至图7是本发明的实施例的晶体管的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的晶体管的性能有待进一步的提高。
采用应力工程形成晶体管的源极和漏极的过程中，所述源极和漏极的应力材料的形成过程一般包括种子层、位于种子层表面的体层和位于体层表面的盖帽层。所述应力材料为SiGe或SiC，且盖帽层内的Ge含量或C含量远小于体层内的Ge含量或C含量，使得盖帽层与体层的晶格常数相差较大。由于所述SiC或SiGe的外延生长速率较快，由于盖帽层与体层之件晶格不匹配造成大量应力，使得所述盖帽层内会出现较多的缺陷，影响形成的晶体管的性能。
本发明的实施例中，在形成所述体层之后，在体层表面形成过渡层之后，再在所述过渡层表面形成盖帽层，所述过渡层的生长速率小于盖帽层的生长速率，使得形成的过渡层内基本没有缺陷，并且，所述过渡层与盖帽层之间的晶格常数差距较小，从而提高形成的盖帽层的质量，进而提高晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显盖帽层内易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶硅。
本实施例中，待形成的晶体管为平面晶体管，后续直接在所述半导体衬底100表面形成栅极结构；在本发明的其他实施例中，待形成的晶体管可以是鳍式场效应晶体管，所述半导体衬底100还包括鳍部，后续在半导体衬底100上形成横跨鳍部的栅极结构，以及在栅极结构两侧的鳍部内形成源极和漏极。
请参考图2，在所述半导体衬底100上形成栅极结构101。
所述栅极结构101包括位于半导体衬底100的栅介质层和所述栅介质层表面的栅极层。所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅。在本发明的其他实施例中，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属。
形成所述栅极结构101的方法包括：在所述半导体衬底100上依次形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层，在所述栅极材料层表面形成图形化掩膜层102，所述图形化掩膜层102定义出待形成的栅极结构的位置和尺寸；以所述图形化掩膜层102为掩膜，刻蚀所述栅极材料层和栅介质材料层，形成栅极结构101。所述图形化掩膜层102在后续工艺中可以保护所述栅极结构101。
本实施例中，以形成三个分立的栅极结构101作为示例，后续在相邻栅极结构101之间的半导体衬底100内形成源极和漏极，相邻栅极结构101对应的晶体管共享源极或漏极。
在本发明的其他实施例中，还可以形成其他数量的栅极结构101。
在本发明的其他实施例中，所述待形成的晶体管为鳍式场效应晶体管。所述栅极结构101横跨半导体衬底100表面的鳍部，且，鳍部上同时形成有多个分立的鳍部，图2可以是沿鳍部长度方向的剖面示意图。后续在相邻栅极结构101之间的鳍部内形成源极和漏极。
在本发明的其他实施例中，所述半导体衬底100内还可以具有浅沟槽隔离结构，相邻晶体管的源极或漏极之间通过浅沟槽隔离结构隔离。
请参考图3，在所述栅极结构101两侧的半导体衬底100内形成凹槽200。
本实施例中，在形成所述凹槽200之前，在所述栅极结构101的侧壁表面形成侧墙103，所述侧墙103的材料为氧化硅、氮化硅或氧化硅与氮化硅的叠层结构。所述侧墙103可以在后续工艺过程中保护所述栅极结构101。
形成所述侧墙103之后，以所述侧墙103和栅极结构101作为掩膜，刻蚀所述栅极结构101两侧的半导体衬底100，形成凹槽200，后续在所述凹槽内填充应力材料，形成源极和漏极。
本实施例中，待形成的晶体管为平面晶体管，所述凹槽200具有Σ形侧壁，可以提高后续在凹槽200内形成的应力层与晶体管的沟道区域之间的接触面积，提高沟道区域受到的应力作用。
本实施例中，采用干法刻蚀与湿法刻蚀工艺形成所述具有Σ形侧壁的凹槽200，具体的，首先采用干法刻蚀工艺刻蚀所述半导体衬底100，形成侧壁垂直的开口，然后采用湿法刻蚀工艺继续沿开口刻蚀半导体衬底100，由于所述半导体衬底100各个晶向上的刻蚀速率不同，最终形成具有Σ形侧壁的凹槽200。所述干法刻蚀工艺采用的刻蚀气体为Cl2、CCl2F2、HBr或HCl，所述湿法刻蚀采用的刻蚀溶液为氢氧化钾溶液或四甲基氢氧化铵(TMAH)溶液。
在本发明的其他实施例中，所述待形成的晶体管为鳍式场效应晶体管，刻蚀栅极结构101两侧的鳍部形成的凹槽200可以具有垂直于半导体衬底100表面的侧壁。由于鳍式场效应晶体管的沟道区域宽度较大，在具有垂直侧壁的凹槽内形成应力层已经能够对鳍式场效应晶体管的沟道区域施加足够的应力，所以，仅需形成具有垂直侧壁的凹槽。所述垂直侧壁的凹槽可以采用干法刻蚀工艺形成。
请参考图4，在所述凹槽200的内壁表面形成种子层201。
本实施例中，所述待形成的晶体管为PMOS晶体管，所述种子层201的材料为SiGe，可以对PMOS晶体管的沟道区域施加压应力，以提高PMOS晶体管的沟道区域内的空穴的迁移率。
采用选择性外延工艺形成所述种子层201，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述种子层201仅形成在凹槽200的内壁表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的种子层201内的Ge含量，所述Ge含量为Ge的摩尔百分比。
本实施例中，所述种子层201内的Ge含量为5％～25％，所述种子层201内的Ge含量较低，使得种子层201的晶格常数与半导体衬底100的晶格常数差距较小，由于晶格结构具有弛豫特性，从而使得所述种子层201与半导体衬底100的界面上不存在或仅存在少量缺陷，随着种子层201厚度的增加，种子层201内的缺陷数量也逐渐减少至消失。本实施例中，所述种子层201的厚度为20nm～30nm，使得所述种子层201表面没有缺陷，进而提高后续在种子层201表面形成的体层的质量。
所述种子层201内的Ge含量可以均匀分布，在本发明的其他实施例中，所述种子层201内的Ge含量也可以随着种子层201的厚度增加，从种子层201与凹槽200界面至种子层201表面，Ge的含量逐渐升高，从而进一步降低种子层201与凹槽200内壁的晶格常数差异，进一步减少种子层201内的缺陷。
在本发明的其他实施例中，待形成的晶体管为NMOS晶体管，所述种子层201的材料为SiC，可以对NMOS晶体管的沟道区域施加张应力，以提高NMOS晶体管的沟道区域内的电子的迁移率。
可以采用选择性外延工艺形成所述种子层201，所述选择性外延工艺采用的外延气体包括：碳源气体、硅源气体、HCl和H2，其中，碳源气体为CH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，碳源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。可以通过调整所述选择性外延过程中，碳源气体和硅源气体的比例，调整最终形成的种子层201内的C含量，所述C含量为C的摩尔百分比。所述种子层201内的C含量为1％～3％，所述种子层201内的C含量较低，与半导体衬底100的晶格常数差距较小，使得所述种子层201与半导体衬底100的界面上不存在或仅存在少量缺陷，随着种子层201厚度的增加，种子层201内的缺陷数量也逐渐减少至消失。
所述种子层201内的C含量可以均匀分布也可以随着种子层201的厚度增加C的含量逐渐升高,从而进一步降低种子层201与凹槽200内壁的晶格常数差异，进一步减少种子层201内的缺陷。
请参考图5，在在所述种子层201表面形成填充满所述凹槽200(请参考图4)的体层202。
所述体层202和种子层201构成位于凹槽200内的应力层，对沟道区域提供应力，提高晶体管的性能。
本实施例中，所述体层202的材料也为SiGe，可以对PMOS晶体管的沟道区域提供压应力，从而提高PMOS晶体管的性能。在本发明的其他实施例中，所述体层202的材料也可以是SiC。
采用选择性外延工艺形成所述体层202，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述体层202仅形成在种子层201表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的体层202内的Ge含量，所述Ge含量为Ge的摩尔百分比。
所述体层202内的Ge含量大于种子层201的Ge含量，可以提高所述体层202与半导体衬底100之间的晶格常数差距，从而对晶体管的沟道区域施加较大的应力。本实施例中，所述体层202内的Ge含量为25％～45％。
由于所述种子层201与体层202之间的晶格常数差异较小，与直接在凹槽200内壁表面形成所述体层202相比，在所述种子层201上形成所述体层202可以减少所述体层202内的缺陷。
所述体层202内的Ge含量可以均匀分布，在本发明的其他实施例中，所述体层202内的Ge含量也可以随着体层202的厚度增加，逐渐升高，从而进一步降低体层202与种子层201界面上的晶格常数差异，减少体层202内的缺陷。
在本发明的其他实施例中，在接近体层202的顶部表面区域，所述Ge的含量可以逐渐下降，以降低后续在体层202表面形成的过渡层与体层202之间的晶格差异，从而提高后续形成的过渡层的质量。
本实施例中，所述体层202内还可以具有P型掺杂离子，所述P型掺杂离子为B、Ga或In，所述P型掺杂离子可以为PMOS晶体管提供载流子。
可以在采用选择性外延工艺形成所述体层202的过程中，采用原位掺杂工艺，使形成的体层202内具有P型掺杂离子。本实施例中，形成体层202的选择性外延工艺的外延气体中还包括掺杂气体，所述掺杂气体包括B2H6的等含有P型掺杂离子的气体，所述掺杂气体的流量为1sccm～1000sccm。所述体层202内的P型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
在本发明的其他实施例中，所述体层202的材料也可以是SiC，可以采用选择性外延工艺形成所述体层202，其中所述体层202内的C含量3％～10％，可以提高所述体层202与半导体衬底100之间的晶格常数差距，从而对晶体管的沟道区域施加较大的张应力，提高形成的NMOS晶体管的性能。
所述体层202内的C含量可以均匀分布，在本发明的其他实施例中，所述体层202内的C含量也可以随着体层202的厚度增加，逐渐升高，从而进一步降低体层202与种子层201界面上的晶格常数差异，减少体层202内的缺陷。在本发明的其他实施例中，在接近体层202的顶部表面区域，所述C的含量可以逐渐下降，以降低后续在体层202表面形成的过渡层与体层202之间的晶格差异，从而提高后续形成的过渡层的质量。所述体层202内还可以具有N型掺杂离子，所述N型掺杂离子为P、As或Sb，所述N型掺杂离子可以为PMOS晶体管提供载流子。可以在形成所述体层202的过程中，在外延气体中加入N型掺杂气体，例如PH3，以形成具有N型掺杂离子的体层202。所述PH3流量可以是1sccm～1000sccm。
请参考图6，在所述种子层201和体层202表面形成过渡层203。
本实施例中，所述过渡层203的材料为本征未掺杂的Si。可以采用选择性外延工艺形成所述过渡层203。所述选择性外延工艺的外延气体包括硅源气体、HCl和H2，其中硅源气体包括SiH4或SiH2Cl2等含硅气体，所述硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述过渡层203仅形成在体层202表面。
由于所述过渡层203的材料为本征Si，在形成所述过渡层203的外延工艺中不具有掺杂气体，所以，与形成SiGe或SiC相比，所述过渡层203的沉积速率较为缓慢，虽然所述过渡层203与体层202、种子层201的晶格常数之间具有差异，但是由于沉积速率缓慢，并且由于晶格具有弛豫特性，所以在所述过渡层203与体层202、种子层201的界面上的晶格常数会发生过渡，使得所述过渡层203与体层202、种子层201的界面上基本不存在或仅有少量的缺陷存在，且随着所述过渡层203的厚度增加，所述缺陷逐渐消失，使得过渡层203的表面没有缺陷，可以提高后续在过渡层203表面形成的盖帽层的质量。并且，且所述过渡层203与后续形成的盖帽层之间的晶格常数差异小于盖帽层与体层202、种子层201之间的晶格常数差异，所以，所述过渡层203可以作为晶格常数过渡层，与直接在种子层201和体层202表面形成盖帽层相比，在过渡层203表面形成盖帽层，可以降低盖帽层与下层材料层之间的晶格常数差异，从而进一步提高所述盖帽层的沉积质量。
本实施例中，所述过渡层203的厚度为所述过渡层203的厚度较小，可以避免对晶体管的载流子迁移率造成不良的影响，并且，也容易在后续形成盖帽层的过程中，使盖帽层和体层203内的掺杂离子扩散进入所述过渡层203内，减小所述过渡层203的电阻。
请参考图7，在所述过渡层203表面形成盖帽层204，所述盖帽层204的表面高于半导体衬底100的表面，所述盖帽层204的生长速率大于过渡层203的生长速率。
所述盖帽层204的材料也为应力材料，可以对晶体管的沟道区域施加一定的应力。并且，所述盖帽层204的表面高于半导体衬底100的表面，可以使得后续在源极和漏极表面形成的金属硅化物层也高于半导体衬底100表面。
本实施例中，所述盖帽层204的材料为SiGe。采用选择性外延工艺形成所述盖帽层204，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述盖帽层204仅形成过渡层203表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的盖帽层204内的Ge含量，所述Ge含量为Ge的摩尔百分比。
本实施例中，所述盖帽层204内的Ge含量小于体层202内的Ge含量，如果直接在所述种子层201和体层202表面形成所述盖帽层204，由于所述盖帽层204内的Ge含量与体层202内的Ge含量相差较大，且外延形成所述盖帽层204过程中，具有多种反应气体，所述盖帽层204的生长速率较快，容易在盖帽层204与种子层201、体层202的界面上形成大量的位错缺陷，导致最终形成的盖帽层204的沉积质量较差，盖帽层204内也具有大量缺陷，影响最终形成的晶体管的性能。
本实施例中，所述盖帽层204内的Ge含量为1％～15％，所述盖帽层204内的Ge含量较低，使得盖帽层204的晶格常数与过渡层203的晶格常数差距较小，由于晶格结构具有弛豫特性，从而使得所述盖帽层204与过渡层203的界面上不存在或仅存在少量缺陷，并且随着所述盖帽层204的厚度增加，所述缺陷逐渐减少至消失，从而可以提高所述盖帽层204的沉积质量。所述盖帽层的厚度为10nm～20nm。
所述盖帽层204内的Ge含量可以均匀分布，在本发明的其他实施例中，所述盖帽层204内的Ge含量也可以随着盖帽层204的厚度增加，逐渐升高，从而进一步降低盖帽层204与过渡层203界面上的晶格常数差异，减少盖帽层204内的缺陷。
本实施例中，所述盖帽层204内还可以具有P型掺杂离子，所述P型掺杂离子为B、Ga或In，所述P型掺杂离子可以降低所述盖帽层204的电阻，从而降低晶体管的源极和漏极的电阻。所述P型掺杂离子也可以为源极和漏极提供载流子。
可以在采用选择性外延工艺形成所述盖帽层204的过程中，采用原位掺杂工艺，使形成的盖帽层204内具有P型掺杂离子。本实施例中，形成盖帽层204的选择性外延工艺的外延气体中还包括掺杂气体，所述掺杂气体包括B2H6的等含有P型掺杂离子的气体，所述掺杂气体的流量为1sccm～1000sccm。所述盖帽层204内的P型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
在本发明的其他实施例中，所述盖帽层204的材料可以是SiC。可以采用选择性外延工艺形成所述盖帽层204，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，碳源气体为CH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，碳源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。可以通过调整所述选择性外延过程中，碳源气体和硅源气体的比例，调整最终形成的盖帽层204内的C含量，所述C含量为C的摩尔百分比。
所述盖帽层204内的C含量小于体层202内的C含量，所述盖帽层204内的C含量为0.5％～2％，所述盖帽层204内的C含量较低，使得盖帽层204的晶格常数与过渡层203的晶格常数差距较小，可以提高所述盖帽层204的沉积质量。所述盖帽层204内的C含量可以均匀分布，也可以随着盖帽层204的厚度增加，逐渐升高。
所述盖帽层204内还可以具有N型掺杂离子，所述N型掺杂离子为P、As或Sb，所述N型掺杂离子可以降低所述盖帽层204的电阻，从而降低晶体管的源极和漏极的电阻。所述N型掺杂离子也可以为源极和漏极提供载流子。可以在采用选择性外延工艺形成所述盖帽层204的过程中，在外延气体中加入掺杂气体，所述掺杂气体包括PH3的等含有N型掺杂离子的气体，所述掺杂气体的流量为1sccm～1000sccm。所述盖帽层204内的N型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
在形成所述盖帽层204的过程中，所述外延工艺的温度较高，所述盖帽层204内的掺杂离子会扩散进入过渡层203内，使所述过渡层203内也具有型掺杂离子，从而降低所述过渡层203的电阻，同时，体层202内的掺杂离子在高温过程中，也会向上扩散进入所述过渡层203内，使所述过渡层203内的掺杂离子分布较为均匀。
综上，本发明的实施例中，在形成所述盖帽层之前，在应力层表面形成过渡层，所述过渡层的沉积速率小于盖帽层的沉积速率，虽然所述过渡层与应力层的晶格常数之间具有差异，但是由于沉积速率缓慢，并且由于晶格具有弛豫特性，所以在所述过渡层与应力层的界面上基本不存在或仅有少量的缺陷存在，且随着所述过渡层的厚度增加，所述缺陷逐渐消失，使得过渡层的表面没有缺陷，可以提高后续在过渡层表面形成的盖帽层的质量；且所述过渡层与后续形成的盖帽层之间的晶格常数差异小于盖帽层与应力层之间的晶格常数差异，所以，所述过渡层可以作为晶格常数过渡层，与直接在应力层表面形成盖帽层相比，在过渡层表面形成盖帽层，可以降低盖帽层与下层材料层之间的晶格常数差异，从而进一步提高所述盖帽层的沉积质量，从而提高形成的晶体管的性能。
本发明的实施例，还提供一种采用上述方法形成的晶体管。
请参考图7，所述晶体管包括：半导体衬底100；位于所述半导体衬底100上的栅极结构101；位于所述栅极结构101两侧的半导体衬底100内的凹槽；位于所述凹槽内且填充满所述凹槽的应力层；位于所述应力层表面的过渡层203；位于所述过渡层203表面的盖帽层204，所述盖帽层204的表面高于半导体衬底100的表面，且所述盖帽层204与过渡层203的晶格常数差异小于盖帽层204与应力层的晶格常数差异。
本实施例中，所述应力层包括位于凹槽内壁表面的种子层201和位于所述种子层201表面的体层202。所述种子层201的材料为SiGe，所述体层202的材料为SiGe，所述盖帽层204的材料为SiGe，且所述种子层201、体层202和盖帽层204内的Ge含量不相同。所述种子层201的Ge含量小于体层202的Ge含量，所述盖帽层204内的Ge含量小于体层202内的Ge含量。本实施例中，所述种子层201内的Ge含量为5％～25％，所述体层202内的Ge含量为25％～45％，盖帽层204内的Ge含量为1％～15％。所述体层202和盖帽层204内还具有P型掺杂离子，所述P型掺杂离子为B、Ga或In。所述P型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
在本发明的其他实施例中，所述种子层201的材料为SiC，所述体层202的材料为SiC，所述盖帽层204的材料为SiC，且所述种子层201、体层202和盖帽层204内的C含量不相同。所述种子层201的C含量小于体层202的C含量，所述盖帽层204内的C含量小于体层202内的C含量。本实施例中，所述种子层201内的C含量为1％～3％，所述体层202内的C含量为3％～10％，盖帽层204内的C含量为0.5％～2％。所述体层202和盖帽层204内还具有N型掺杂离子，所述N型掺杂离子为P、As或Sb。所述N型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
所述过渡层203材料为Si，所述过渡层203的厚度为
所述凹槽具有垂直于半导体衬底100表面的侧壁或Σ侧壁。
所述种子层的厚度为20～30nm，所述盖帽层的厚度为10nm～20nm。
本实施例中，所述栅极结构101侧壁表面具有侧墙103，所述栅极结构101顶部表面具有图形化掩膜层102，所述侧墙103和图形化掩膜层102用于保护所述栅极结构101。
本实施例中的晶体管的盖帽层与应力层之间具有过渡层，过渡层与盖帽层之间的晶格常数差异小于盖帽层与应力层之间的晶格常数差异，所以，所述过渡层可以作为晶格常数过渡层，与直接在应力层表面形成盖帽层相比，在过渡层表面形成盖帽层，可以降低盖帽层与下层材料层之间的晶格常数差异，从而进一步提高所述盖帽层的沉积质量，从而提高形成的晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极结构；
在所述栅极结构两侧的半导体衬底内形成凹槽；
在所述凹槽内壁内且填充满所述凹槽的应力层；
在所述应力层表面形成过渡层；
在所述过渡层表面形成盖帽层，所述盖帽层的表面高于半导体衬底的表面，所述盖帽层与过渡层的晶格常数差异小于盖帽层与应力层的晶格常数差异。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，所述盖帽层的生长速率大于过渡层的生长速率。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，所述应力层包括位于凹槽内壁表面的种子层和位于所述种子层表面的体层。
4.根据权利要求3所述的晶体管的形成方法，其特征在于，所述种子层的材料为SiGe，所述体层的材料为SiGe，所述盖帽层的材料为SiGe，且所述种子层、体层和盖帽层内的Ge含量不相同；所述种子层的Ge含量小于体层的Ge含量，所述盖帽层内的Ge含量小于体层内的Ge含量。
5.根据权利要求4所述的晶体管的形成方法，其特征在于，所述种子层内的Ge含量为5％～25％，所述体层内的Ge含量为25％～45％，盖帽层内的Ge含量为1％～15％。
6.根据权利要求3所述的晶体管的形成方法，其特征在于，所述种子层的材料为SiC，所述体层的材料为SiC，所述盖帽层的材料为SiC，且所述种子层、体层和盖帽层内的C含量不相同；所述种子层的C含量小于体层的C含量，所述盖帽层内的C含量小于体层内的C含量。
7.根据权利要求6所述的晶体管的形成方法，其特征在于，所述种子层内的C含量为1％～3％，所述体层内的C含量为3％～10％，盖帽层内的C含量为0.5％～2％。
8.根据权利要求3所述的晶体管的形成方法，其特征在于，所述体层内具有P型或N型掺杂离子，所述体层内的P型或N型掺杂离子的浓度为1E19atom/cm3～1E19atom/cm3。
9.根据权利要求1所述的晶体管的形成方法，其特征在于，所述盖帽层内具有P型或N型掺杂离子，所述盖帽层内的P型或N型掺杂离子的浓度为1E19atom/cm3～1E19atom/cm3。
10.根据权利要求1所述的晶体管的形成方法，其特征在于，所述过渡层的材料为Si，所述过渡层的厚度为
11.根据权利要求3所述的晶体管的形成方法，其特征在于，采用选择性外延工艺形成所述种子层、体层和盖帽层，所述选择性外延工艺采用的外延气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。
12.根据权利要求11所述的晶体管的形成方法，其特征在于，形成所述体层和盖帽层的选择性外延工艺的外延气体还包括掺杂气体，所述掺杂气体包括B2H6，所述掺杂气体的流量为1sccm～1000sccm。
13.根据权利要求11所述的晶体管的形成方法，其特征在于，所述锗源气体由碳源气体替代，所述碳源气体包括CH4。
14.根据权利要求13所述的晶体管的形成方法，其特征在于，形成所述体层和盖帽层的选择性外延工艺的外延气体还包括掺杂气体，所述掺杂气体包括PH3，所述掺杂气体的流量为1sccm～1000sccm。
15.根据权利要求1所述的晶体管的形成方法，其特征在于，采用选择性外延工艺形成所述过渡层，所述选择性外延工艺采用的外延气体包括硅源气体、HCl和H2，其中硅源气体包括SiH4或SiH2Cl2，所述硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，温度为500℃～800℃，压强为1Torr～100Torr。
16.根据权利要求1所述的晶体管的形成方法，其特征在于，所述凹槽具有垂直于半导体衬底表面的侧壁或Σ侧壁。
17.一种晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的栅极结构；
位于所述栅极结构两侧的半导体衬底内的凹槽；
位于所述凹槽内且填充满所述凹槽的应力层；
位于所述应力层表面的过渡层；
位于所述过渡层表面的盖帽层，所述盖帽层的表面高于半导体衬底的表面，且所述盖帽层与过渡层的晶格常数差异小于盖帽层与应力层的晶格常数差异。
18.根据权利要求17所述的晶体管，其特征在于，所述应力层包括位于凹槽内壁表面的种子层和位于所述种子层表面的体层。
19.根据权利要求18所述的晶体管，其特征在于，所述种子层的材料为SiGe，所述体层的材料为SiGe，所述盖帽层的材料为SiGe，所述种子层内的Ge含量为5％～25％，所述体层内的Ge含量为25％～45％，盖帽层内的Ge含量为1％～15％；或者，所述种子层的材料为SiC，所述体层的材料为SiC，所述盖帽层的材料为SiC，所述种子层内的C含量为1％～3％，所述体层内的C含量为3％～10％，盖帽层内的C含量为0.5％～2％。
20.根据权利要求17所述的晶体管，其特征在于，所述过渡层的材料为Si，厚度为所述种子层的厚度为20～30nm，所述盖帽层的厚度为10nm～20nm。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783622A (zh) * 2016-12-16 2017-05-31 上海华力微电子有限公司 高压低热预算高k后退火工艺
CN109599339A (zh) * 2017-09-29 2019-04-09 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件及其形成方法
CN109920837A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110391299A (zh) * 2018-04-23 2019-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112201691A (zh) * 2020-09-28 2021-01-08 上海华力集成电路制造有限公司 锗硅源漏结构及其制造方法
US11728215B2 (en) 2017-09-29 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin Field-Effect Transistor device and method of forming the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793113B2 (en) * 2016-03-21 2017-10-17 Globalfoundries Inc. Semiconductor structure having insulator pillars and semiconductor material on substrate
CN107403835B (zh) * 2016-05-19 2021-12-14 联芯集成电路制造(厦门)有限公司 半导体装置及其制作工艺
CN108962754B (zh) * 2017-05-19 2021-11-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10096713B1 (en) 2017-06-12 2018-10-09 International Business Machines Corporation FinFET with sigma recessed source/drain and un-doped buffer layer epitaxy for uniform junction formation
US10535736B2 (en) * 2017-09-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fully strained channel
KR20220020715A (ko) 2020-08-12 2022-02-21 삼성전자주식회사 집적회로 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020820A1 (en) * 2007-07-16 2009-01-22 Samsung Electronics Co., Ltd. Channel-stressed semiconductor devices and methods of fabrication
CN101425534A (zh) * 2007-10-31 2009-05-06 周星工程股份有限公司 晶体管及其制造方法
US20100252869A1 (en) * 2009-04-03 2010-10-07 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
CN102487073A (zh) * 2010-12-03 2012-06-06 台湾积体电路制造股份有限公司 具有提高的载体迁移率的源极/漏极应力源及其制造方法
US8710632B2 (en) * 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
WO2009093328A1 (ja) * 2008-01-25 2009-07-30 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
KR101986534B1 (ko) * 2012-06-04 2019-06-07 삼성전자주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020820A1 (en) * 2007-07-16 2009-01-22 Samsung Electronics Co., Ltd. Channel-stressed semiconductor devices and methods of fabrication
CN101425534A (zh) * 2007-10-31 2009-05-06 周星工程股份有限公司 晶体管及其制造方法
US20100252869A1 (en) * 2009-04-03 2010-10-07 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
CN102487073A (zh) * 2010-12-03 2012-06-06 台湾积体电路制造股份有限公司 具有提高的载体迁移率的源极/漏极应力源及其制造方法
US8710632B2 (en) * 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783622A (zh) * 2016-12-16 2017-05-31 上海华力微电子有限公司 高压低热预算高k后退火工艺
CN109599339A (zh) * 2017-09-29 2019-04-09 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件及其形成方法
US11728215B2 (en) 2017-09-29 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin Field-Effect Transistor device and method of forming the same
CN109920837A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109920837B (zh) * 2017-12-12 2022-04-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110391299A (zh) * 2018-04-23 2019-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110391299B (zh) * 2018-04-23 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112201691A (zh) * 2020-09-28 2021-01-08 上海华力集成电路制造有限公司 锗硅源漏结构及其制造方法

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