CN110391299A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底部分表面具有栅极；在所述栅极侧壁上形成阻挡层；对所述阻挡层进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子；对所述阻挡层进行掺杂处理后，刻蚀所述栅极两侧的所述基底，在所述基底内形成凹槽；形成填充满所述凹槽的应力层。本发明能够改善所述阻挡层对于所述栅极侧壁的保护效果，防止栅极侧壁表面受到损伤或污染，从而改善半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
场效应晶体管(FET，Field Effect Transistor)属于电压控制型半导体器件，具有输入电阻高、噪声小、功耗低、动态范围大、易于集成及安全工作区域宽等优点。由于场效应晶体管中多数载流子参与导电，因而场效应晶体管又被称为单极型晶体管。
场效应晶体管具有栅极、源极以及漏极三个电极，其中，栅极通过产生或者消除源极和漏极之间的沟道，从而允许或者阻碍载流子流过。
侧墙(Spacer)为在栅极两侧用绝缘材料形成的侧壁，用于作为栅极侧壁表面的保护层，防止半导体结构形成工艺过程中栅极侧壁表面受到损伤。此外，侧墙还能够用于定义栅极两侧的源极和漏极的位置。
尽管引入侧墙，现有技术中半导体结构的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善所述阻挡层对于所述栅极侧壁的保护效果，避免形成所述凹槽的工艺导致栅极侧壁露出，进而防止栅极侧壁表面受到损伤或污染，改善半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供基底，所述基底部分表面具有栅极；在所述栅极侧壁上形成阻挡层；对所述阻挡层进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子；对所述阻挡层进行掺杂处理后，刻蚀所述栅极两侧的所述基底，在所述基底内形成凹槽；形成填充满所述凹槽的应力层。
可选的，所述掺杂离子为氮离子或氧离子。
可选的，所述阻挡层材料为氮化硅或氧化硅。
可选的，采用离子注入工艺对所述阻挡层进行掺杂处理。
可选的，所述离子注入工艺的工艺参数包括：注入的离子能量为1Kev～1000Kev，注入的离子剂量为1E17atoms/cm2～1E19atoms/cm2，注入角度为0～90度。
可选的，对所述阻挡层进行掺杂处理的方法包括：对部分厚度所述阻挡层进行所述掺杂处理。
可选的，所述部分厚度与所述阻挡层的全部厚度的比值范围为0.01～0.8。
可选的，所述部分厚度为对部分厚度所述阻挡层进行掺杂处理后，剩余阻挡层厚度为
可选的，所述部分厚度阻挡层材料内的掺杂离子的质量分数浓度为10％～90％。
可选的，对位于所述栅极侧壁上的全部厚度所述阻挡层进行所述掺杂处理。
可选的，在形成所述阻挡层前，还包括：在所述栅极侧壁表面形成绝缘层，所述阻挡层覆盖所述绝缘层表面。
可选的，对位于所述栅极侧壁上的全部厚度阻挡层进行所述掺杂处理时，所述绝缘层的厚度为
可选的，所述绝缘层的材料包括氮氧化硅、氧化硅或氮化硅中的一种或多种。
可选的，对所述阻挡层进行所述掺杂处理前，所述阻挡层还覆盖所述栅极顶部及所述栅极露出的基底顶部；对位于所述栅极侧壁上的阻挡层进行所述掺杂处理。
可选的，形成所述凹槽前，还包括：去除位于所述基底顶部及栅极顶部的阻挡层。
可选的，形成所述凹槽的工艺方法包括：采用干法刻蚀工艺刻蚀所述栅极两侧的所述基底，在所述基底内形成预凹槽；采用湿法刻蚀工艺刻蚀所述预凹槽表面，形成所述凹槽。
可选的，所述干法刻蚀工艺对所述基底材料及经所述掺杂处理的阻挡层材料的刻蚀选择比为2～10。
可选的，所述湿法刻蚀工艺对所述基底材料及经所述掺杂处理的阻挡层材料的刻蚀选择比为2～10。
相应的，本发明还提供一种半导体结构，包括：基底及位于所述基底部分表面的栅极；位于所述栅极侧壁上的阻挡层，所述阻挡层内掺杂有刻蚀抑制离子；位于所述栅极两侧的所述基底内的应力层。
可选的，部分厚度阻挡层内具有所述刻蚀抑制离子，所述部分厚度与所述阻挡层的全部厚度的比值范围为0.01～0.8。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，在栅极侧壁上形成阻挡层后，对所述阻挡层进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子；刻蚀所述栅极两侧的所述基底，在所述基底内形成凹槽。所述阻挡层内掺杂有所述刻蚀抑制离子，有利于提高形成所述凹槽的刻蚀工艺对基底材料及阻挡层材料的刻蚀选择比，避免刻蚀基底形成所述凹槽的工艺对所述阻挡层造成刻蚀，从而提升所述阻挡层对于所述栅极侧壁的保护效果，防止栅极侧壁表面受到损伤或污染，改善半导体结构的性能。
可选方案中，对部分厚度所述阻挡层进行所述掺杂处理，所述部分厚度为剩余阻挡层厚度为使所述部分厚度适当，且使剩余阻挡层厚度适当，一方面，有助于改善阻挡层对栅极侧壁的保护效果，防止后续形成凹槽的刻蚀工艺对栅极侧壁上的阻挡层表面造成刻蚀；另一方面，有助于保证阻挡层对栅极侧壁的绝缘效果，从而避免栅极侧壁发生漏电。
可选方案中，所述部分厚度阻挡层材料内的掺杂离子的质量分数浓度为10％～90％。所述掺杂离子浓度适当，有助于提高形成凹槽的刻蚀工艺对基底材料及阻挡层材料的刻蚀选择比，从而防止所述刻蚀工艺对栅极侧壁上的阻挡层表面造成刻蚀，进而保证所述阻挡层对栅极侧壁的保护作用。此外，所述掺杂离子浓度适当，有利于保证阻挡层材料的介电常数适当，进而有助于保证阻挡层材料的绝缘性能，从而避免栅极侧壁发生漏电。
可选方案中，对位于所述栅极侧壁上的全部厚度阻挡层进行所述掺杂处理时，所述绝缘层的厚度为所述绝缘层材料及阻挡层材料共同作为覆盖栅极侧壁的材料，且所述绝缘层位于阻挡层与栅极侧壁之间；所述绝缘层的厚度适当，有助于提升覆盖栅极侧壁的材料的绝缘效果，防止所述掺杂处理影响覆盖栅极侧壁的材料的绝缘性能，从而防止栅极侧壁发生漏电。此外，所述绝缘层的厚度适当，还有助于使相邻栅极侧壁间的工艺窗口宽度适当，有助于改善后续在相邻栅极侧壁间形成的导电插塞的填充质量。
可选方案中，所述干法刻蚀工艺对所述基底材料及经所述掺杂处理的阻挡层材料的刻蚀选择比为2～10。所述刻蚀选择比适当，一方面，能够避免所述干法刻蚀工艺对栅极侧壁上的阻挡层表面造成刻蚀，从而保证所述阻挡层对栅极侧壁表面的保护效果；另一方面，保证经掺杂处理的阻挡层材料内的掺杂离子浓度适当，进而保证所述阻挡层的绝缘性能，防止栅极侧壁发生漏电。
可选方案中，所述湿法刻蚀工艺对所述基底材料及经所述掺杂处理的阻挡层材料的刻蚀选择比为2～10。所述刻蚀选择比适当，可避免栅极侧壁上的阻挡层在所述湿法刻蚀工艺过程中受到刻蚀，改善所述阻挡层对栅极侧壁表面的保护效果。此外，防止经掺杂处理的阻挡层材料内的掺杂离子浓度过大，有助于保证所述阻挡层对栅极侧壁表面的绝缘效果。
附图说明
图1至图6是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图；
图7及图8是本发明半导体结构形成方法另一实施例中对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，形成半导体结构的工艺步骤主要包括：提供基底，所述基底部分表面具有栅极；在栅极露出的所述基底顶部、所述栅极顶部及侧壁上形成阻挡层；刻蚀所述栅极两侧的所述基底，在所述基底内形成凹槽；形成填充满所述凹槽的应力层。
其中，形成所述凹槽前，还包括：去除位于所述基底顶部及栅极顶部的所述阻挡层。并且，去除基底顶部及栅极顶部上的阻挡层的工艺方法与刻蚀基底的工艺方法相同，因而在同一刻蚀工艺方法中，去除位于基底顶部及栅极顶部的阻挡层，及部分厚度基底，形成所述凹槽。
由于形成所述凹槽的刻蚀工艺对基底顶部及栅极顶部上的阻挡层的刻蚀速率大，对栅极侧壁上的阻挡层的刻蚀速率小，因而采用无掩膜刻蚀工艺去除位于基底顶部和栅极顶部的阻挡层，及部分厚度基底。
上述方法形成的半导体结构的性能差，分析其原因在于：
尽管相较于位于基底顶部及栅极顶部的阻挡层，形成所述凹槽的刻蚀工艺对位于栅极侧壁的阻挡层的刻蚀速率小，但是所述刻蚀工艺仍会对栅极侧壁上的阻挡层造成刻蚀，导致所述阻挡层对栅极侧壁的保护效果差，造成所述栅极部分侧壁表面露出，使得所述栅极侧壁在后续工艺过程中受到污染或损伤，致使后续形成的半导体结构的性能差。例如，形成填充满所述凹槽的应力层的工艺过程中，所述栅极侧壁上额外生长出应力层材料，对所述栅极的性能造成影响。
为此，本发明提供一种半导体结构形成方法，包括：在栅极侧壁上形成阻挡层；对所述阻挡层进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子；对所述阻挡层进行掺杂处理后，刻蚀所述栅极两侧的基底，在所述基底内形成凹槽；形成填充满所述凹槽的应力层。
对所述阻挡层进行掺杂处理，且所述掺杂处理采用的掺杂离子为刻蚀抑制离子，有助于提升所述阻挡层对于所述栅极侧壁的保护效果，防止栅极侧壁表面受到损伤或污染，改善半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图6为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图1，提供基底100，所述基底100部分表面具有栅极300。
本实施例中，所述基底100包括衬底110和凸出于所述衬底110的鳍部200。所述栅极300横跨所述鳍部200，且覆盖所述鳍部200的部分顶部和部分侧壁。在其他实施例中，所述基底还可以为平面基底。
所述衬底110的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底110还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底，此外，所述衬底110材料还可以为III-V族化合物，例如氮化镓或砷化镓等。本实施例中，所述衬底110为硅衬底。
本实施例中，所述鳍部200材料与所述衬底110材料相同，也为硅。在其他实施例中，所述鳍部材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述栅极300的材料为多晶硅或多晶锗，此外，所述栅极300材料还可以为金属材料，例如为W、Ag、Al或Cu。本实施例中，所述栅极300的材料为多晶硅。
所述栅极300与所述鳍部200间具有栅介质层(未图示)。所述栅介质层的材料为氧化硅或氧化锗，此外，所述栅介质层的材料还可以为高k介质材料，例如为HfO2、HfSiO、HfSiON、HfTaO或ZrO2。
所述栅极300的数量为单个或多个。本实施例中，所述栅极300的数量为多个。
本实施例中，所述栅极300顶部覆盖有硬掩膜层310。
所述硬掩膜层310能够起到保护栅极300顶部表面的作用，避免后续刻蚀栅极300两侧的基底100以形成凹槽的工艺过程对栅极300顶部表面造成刻蚀。
所述硬掩膜层310材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼或碳氮化硼中的一种或多种。本实施例中，所述硬掩膜层310材料包括氧化硅及氮氧化硅。
参考图2，在所述栅极300侧壁表面形成绝缘层400。
后续形成覆盖所述绝缘层400表面的阻挡层，并对位于栅极300侧壁上的所述阻挡层进行掺杂处理。所述绝缘层400材料及阻挡层材料共同作为覆盖栅极300侧壁的材料，且所述绝缘层400位于阻挡层及栅极300侧壁之间。所述绝缘层400能够保证覆盖栅极300侧壁的材料的绝缘效果，避免所述掺杂处理影响覆盖栅极300侧壁的材料的绝缘性能，从而防止栅极300侧壁发生漏电。
本实施例中，所述绝缘层400还覆盖所述硬掩膜层310顶部及所述栅极300露出的基底100顶部。
采用原子层沉积工艺(ALD)、等离子体化学气相沉积工艺(PECVD)或低压化学气相沉积工艺(LPCVD)形成所述绝缘层400。本实施例中，采用原子层沉积工艺形成所述绝缘层400。
所述绝缘层400的材料包括氮氧化硅、氧化硅或氮化硅中的一种或多种。本实施例中，所述绝缘层400的材料包括氮氧化硅及氧化硅。
后续形成覆盖所述绝缘层400表面的阻挡层，并对栅极300侧壁上的部分厚度阻挡层进行掺杂处理。若所述绝缘层400厚度过小，难以保证掺杂处理后覆盖栅极300侧壁的材料的绝缘效果，导致栅极300侧壁容易发生漏电。后续在所述栅极300两侧的基底100内形成应力层，并在应力层顶部形成导电插塞。若所述绝缘层400厚度过大，导致相邻栅极300侧壁间的工艺窗口过小，影响所述导电插塞的填充质量。本实施例中，所述绝缘层400厚度为
后续在所述栅极300侧壁上形成阻挡层，需要说明的是，在其他实施例中，提供基底后，还可以直接进行形成所述阻挡层的工艺步骤。
参考图3，在所述栅极300侧壁上形成阻挡层500。
所述阻挡层500能够起到保护所述栅极300侧壁的作用，此外，所述阻挡层500还能够对栅极300侧壁起到绝缘作用。
所述阻挡层500还覆盖所述栅极300顶部及所述栅极300露出的基底100顶部。本实施例中，所述阻挡层500覆盖所述绝缘层400表面。
所述阻挡层500材料为氮化硅或氧化硅。本实施例中，所述阻挡层500材料为氮化硅。
本实施例中，采用原子层沉积工艺形成所述阻挡层500。在其他实施例中，还可以采用等离子体化学气相沉积工艺或低压化学气相沉积工艺形成所述阻挡层。
若所述阻挡层500的厚度过小，影响所述阻挡层500对所述栅极300侧壁的保护效果。后续在所述栅极300两侧基底100内形成应力层，并在所述应力层顶部形成导电插塞；若所述阻挡层500的厚度过大，导致相邻栅极300侧壁间的工艺窗口小，造成所述导电插塞的填充质量差。本实施例中，所述阻挡层500的厚度为
参考图4，对所述阻挡层500进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子。
对位于所述栅极300侧壁上的阻挡层500进行所述掺杂处理。本实施例中，对所述栅极300侧壁上的部分厚度所述阻挡层500进行所述掺杂处理，在所述阻挡层500内形成掺杂层510。
后续刻蚀所述栅极300两侧的所述基底100，在所述基底100内形成凹槽。所述掺杂离子可提高形成凹槽的刻蚀工艺对基底100材料及阻挡层500材料的刻蚀选择比，避免所述刻蚀工艺对侧壁上的阻挡层500造成刻蚀，以提升所述阻挡层500对栅极300侧壁的保护效果，防止所述栅极300侧壁表面在后续工艺过程中受到污染或损伤，从而改善后续形成的半导体结构的性能。
所述掺杂离子为氮离子或氧离子。本实施例中，所述掺杂离子为氮离子。
氮离子能够作为所述刻蚀抑制离子的原因为：
后续刻蚀栅极300两侧的基底100以形成凹槽，阻挡层500材料内的氮元素含量影响刻蚀工艺对基底100和阻挡层500材料的刻蚀选择比。所述掺杂离子为氮离子，能够提升掺杂层510的阻挡层500材料内的氮元素含量，从而提高所述刻蚀工艺对基底100材料和掺杂层510的阻挡层500材料的刻蚀选择比，有助于避免掺杂层510的阻挡层500表面受到刻蚀，因此氮离子可作为所述刻蚀抑制离子。
所述掺杂离子数量影响阻挡层500材料的介电常数，进而影响阻挡层500材料对栅极300侧壁的绝缘效果。若所述掺杂层510厚度与所述阻挡层500的全部厚度的比值过大，使得掺杂层510厚度过大，造成阻挡层500材料内的掺杂离子数量过大，进而造成阻挡层500材料的介电常数过大，导致覆盖栅极300侧壁的材料的绝缘效果差，使得栅极300侧壁容易发生漏电。若所述掺杂层510厚度与所述阻挡层500的全部厚度的比值过小，使得掺杂层510厚度过小，后续刻蚀基底100形成凹槽的工艺过程中，栅极300侧壁上的阻挡层500容易受到刻蚀，导致栅极300侧壁表面露出。本实施例中，对部分厚度所述阻挡层500进行所述掺杂处理，所述部分厚度与所述阻挡层500的全部厚度的比值范围为0.01～0.8，即所述掺杂层510厚度与所述阻挡层500的全部厚度的比值范围为0.01～0.8。
若所述掺杂层510厚度过小，后续形成所述凹槽的刻蚀工艺容易导致栅极300侧壁上的阻挡层500被刻蚀，造成栅极300侧壁表面露出，使得栅极300侧壁容易受到污染或损伤。所述绝缘层400材料及阻挡层500材料共同作为覆盖栅极300侧壁的材料，所述掺杂离子数量影响阻挡层500材料的介电常数，进而影响阻挡层500材料对栅极300侧壁的绝缘效果。若所述掺杂层510厚度过大，则造成阻挡层500材料内的掺杂离子数量过大，使得阻挡层500材料的介电常数过大，导致所述阻挡层500的绝缘性能差，进而造成覆盖栅极300侧壁的材料的绝缘性能差，使得所述栅极300侧壁容易发生漏电。本实施例中，对部分厚度所述阻挡层500进行掺杂处理，所述部分厚度为即所述掺杂层510厚度为
在所述掺杂层510内，若所述掺杂离子浓度过小，造成后续形成凹槽的刻蚀工艺对基底100材料及阻挡层500材料的刻蚀选择比过小，所述阻挡层500在形成所述凹槽的工艺过程中容易受到刻蚀从而失去对栅极300侧壁的保护功能，导致栅极300侧壁表面在后续工艺过程中受到污染或损伤，影响后续形成的半导体结构的性能。所述掺杂离子浓度影响阻挡层500材料的介电常数，进而影响阻挡层500材料对栅极300侧壁的绝缘效果；若所述掺杂离子浓度过大，导致所述阻挡层500材料的介电常数过大，影响所述阻挡层500的绝缘性能，造成覆盖栅极300侧壁的材料的绝缘效果差，使得栅极300侧壁容易发生漏电。本实施例中，对部分厚度所述阻挡层500进行掺杂处理，所述部分厚度阻挡层500材料内的掺杂离子的质量分数浓度为10％～90％，即所述掺杂层510内的掺杂离子的质量分数浓度为10％～90％。
对部分厚度所述阻挡层500进行掺杂处理后，若所述栅极300侧壁上的剩余阻挡层500厚度过小，则所述掺杂层510厚度过大，导致阻挡层500材料内的掺杂离子数量过大，造成阻挡层500材料的介电常数过大，进而使得所述阻挡层500对栅极300侧壁的绝缘效果差，导致所述栅极300侧壁容易发生漏电；若所述栅极300侧壁上的剩余阻挡层500厚度过大，则所述掺杂层510厚度过小，后续形成凹槽的刻蚀工艺容易刻蚀去除位于栅极300侧壁的阻挡层500，进而导致栅极300侧壁在后续工艺过程中容易受到污染或损伤。本实施例中，对部分厚度所述阻挡层500进行掺杂处理后，剩余阻挡层500厚度为
本实施例中，采用离子注入工艺对所述阻挡层500进行掺杂处理。
所述离子注入工艺过程中注入的离子能量影响所述掺杂层510的厚度。若注入的离子能量过大，则造成掺杂层510的厚度过大，使得阻挡层500材料内的掺杂离子数量过大，进而使得阻挡层500材料的介电常数过大，导致所述阻挡层500材料的绝缘性能差，又由于所述绝缘层400材料及阻挡层500材料共同作为覆盖栅极300侧壁的材料，因而使得覆盖栅极300侧壁的材料的绝缘性能差，导致栅极300侧壁容易发生漏电。若注入的离子能量过小，则造成掺杂层510的厚度过小，后续刻蚀基底100形成凹槽的刻蚀工艺容易导致栅极300侧壁上的阻挡层500被刻蚀，使得栅极300侧壁表面露出。本实施例中，注入的离子能量为1Kev～1000Kev。
所述离子注入工艺过程中注入的离子剂量影响掺杂层510内的掺杂离子浓度。若注入的离子剂量过大，导致所述掺杂离子浓度过大，影响所述阻挡层500的绝缘性能，造成覆盖栅极300侧壁的材料的绝缘效果差，因而使得后续形成的半导体结构的性能差。若注入的离子剂量过小，使得所述掺杂离子浓度过小，影响所述掺杂离子对基底100材料及阻挡层500材料的刻蚀选择比的提升效果。本实施例中，注入的离子剂量为1E17atoms/cm2～1E19atoms/cm2。
所述离子注入工艺过程中，注入角度为掺杂离子注入方向与鳍部200顶部表面法线之间的夹角。若注入角度过小，导致位于基底100上的阻挡层500材料内注入所述掺杂离子，后续难以刻蚀去除位于基底100上的阻挡层500，影响刻蚀基底100形成凹槽的工艺的进行。本实施例中，注入角度为0～90度。
参考图5，刻蚀所述栅极300两侧的所述基底100，在所述基底100内形成凹槽600。
所述凹槽600为后续形成应力层提供空间位置。
形成所述凹槽600前，还包括：去除位于所述基底100顶部及栅极300顶部的阻挡层500。本实施例中，还包括：去除位于所述基底100顶部及栅极300顶部的绝缘层400，露出所述硬掩膜层310顶部。
本实施例中，刻蚀基底100形成所述凹槽600的工艺方法能够去除位于基底100顶部及栅极300顶部的阻挡层500，并能够去除位于所述基底100顶部及栅极300顶部的绝缘层400。因而在同一刻蚀工艺方法中，去除基底100顶部和栅极300顶部上的阻挡层500及绝缘层400，以及部分厚度基底100，从而形成所述凹槽600，有利于简化工艺步骤，提高工艺效率。
本实施例中，所述凹槽600在垂直基底100表面的平面上的截面形状为圆弧形。在其他实施例中，所述凹槽的截面形状还可以为矩形、多边形或不规则图形。
形成所述凹槽600的工艺方法包括：采用干法刻蚀工艺刻蚀所述栅极300两侧的所述基底100，在所述基底100内形成预凹槽(未图示)；采用湿法刻蚀工艺刻蚀所述预凹槽表面，形成所述凹槽600。
采用所述干法刻蚀工艺形成所述预凹槽，有助于使所述凹槽的深度符合工艺要求，从而提高后续形成的应力层材料的体积，有利于提高所述应力层对沟道的应力。本实施例中，所述干法刻蚀工艺的工艺参数包括：射频功率为100W～3000W。
若所述干法刻蚀工艺对所述基底100材料及所述掺杂层510的阻挡层500材料的刻蚀选择比过小，在所述干法刻蚀工艺过程中，所述栅极300侧壁上的阻挡层500材料容易被去除，导致栅极300侧壁表面露出；在后续工艺过程中，露出的栅极300侧壁容易受到污染或损伤，造成后续形成的半导体结构的性能差。若所述干法刻蚀工艺对所述基底100材料及所述掺杂层510的阻挡层500材料的刻蚀选择比过大，相应的，所述掺杂层510内的掺杂离子浓度过大，导致所述阻挡层500材料的介电常数过大，影响所述阻挡层500对栅极300侧壁的绝缘效果。本实施例中，所述干法刻蚀工艺对所述基底100材料及经所述掺杂处理的阻挡层500材料的刻蚀选择比为2～10，即所述干法刻蚀工艺对所述基底100材料及所述掺杂层510材料的刻蚀选择比为2～10。
采用湿法刻蚀工艺刻蚀所述预凹槽表面，使得所述凹槽600表面符合工艺要求，有助于提高所述应力层700的形成质量。
若所述湿法刻蚀工艺对所述基底100材料及所述掺杂层510的阻挡层500材料的刻蚀选择比过小，所述掺杂离子对栅极300侧壁上的阻挡层500具有的保护性能的改善效果差，所述阻挡层500在湿法刻蚀工艺过程中容易被刻蚀从而将栅极300部分侧壁露出。若所述湿法刻蚀工艺对所述基底100材料及所述掺杂层510的阻挡层500材料的刻蚀选择比过大，相应的，所述掺杂层510内的掺杂离子浓度过大，导致栅极300侧壁上的阻挡层500的绝缘性能差，造成栅极300侧壁发生漏电。本实施例中，所述湿法刻蚀工艺对所述基底100材料及经所述掺杂处理的阻挡层500材料的刻蚀选择比为2～10，即所述湿法刻蚀工艺对所述基底100材料及所述掺杂层510材料的刻蚀选择比为2～10。
参考图6，形成填充满所述凹槽600(参考图5)的应力层700。
所述应力层700材料为锗化硅或碳化硅，且所述应力层700材料内掺杂有硼离子或磷离子。本实施例中，所述应力层700材料为锗化硅，且掺杂有硼离子。
本实施例中，采用选择性外延沉积工艺形成所述应力层700。
所述选择性外延沉积工艺包括：温度为100摄氏度至500摄氏度，气压为0.1托至500托，工艺气体包括硅源气体和锗源气体，所述硅源气体或锗源气体的流量为1标准毫升/分钟至1000标准毫升/分钟。
为有效减少所述应力层700与凹槽600(参考图5)露出的基底100表面间由于掺杂离子浓度差异导致的位错及缺陷，形成所述应力层700前，还包括：在所述凹槽600表面形成种子层(未图示)。
所述种子层材料与所述应力层700材料相同，所述种子层材料内的掺杂离子与应力层700材料的掺杂离子相同，且所述种子层材料内的掺杂离子浓度小于应力层700材料内的掺杂离子浓度。
本实施例中，形成所述应力层700后，还包括：在所述应力层700顶部形成覆盖层800。
所述覆盖层800的材料为硅，能够为后续在所述应力层700顶部形成硅化金属层提供工艺基础。具体的，后续在所述覆盖层800顶部形成金属膜，所述金属膜材料与所述覆盖层800材料反应形成所述硅化金属层。
具体的，所述覆盖层800材料为掺有碳元素或硼元素的硅。本实施例中，所述覆盖层800材料为掺有硼元素的硅。
在栅极300侧壁上形成阻挡层500后，对所述阻挡层500进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子，有利于提高形成所述凹槽600的刻蚀工艺对基底100材料及阻挡层500材料的刻蚀选择比，避免刻蚀基底100形成所述凹槽600的工艺对所述阻挡层500造成刻蚀，从而提升所述阻挡层500对于所述栅极300侧壁的保护效果，防止栅极300侧壁表面受到损伤或污染，改善半导体结构的性能。
在其他实施例中，还可以对位于所述栅极侧壁上的全部厚度所述阻挡层进行所述掺杂处理。下面参考图7及图8，对形成所述凹槽之前的工艺步骤进行详细的说明。形成所述凹槽及应力层的工艺步骤可参考前一实施例，不再赘述。
参考图7，提供基底100，所述基底100部分表面具有栅极300，在所述栅极300侧壁表面形成绝缘层400。
本实施例中，所述基底100包括衬底110和凸出于所述衬底110的鳍部200。所述栅极300横跨所述鳍部200，且覆盖所述鳍部200的部分顶部和部分侧壁。在其他实施例中，所述基底还可以为平面基底。
本实施例中，所述栅极300顶部覆盖有硬掩膜层310；所述绝缘层400还覆盖硬掩膜层310顶部及所述栅极300露出的基底100顶部。
后续形成覆盖所述绝缘层400表面的阻挡层，并对所述栅极300侧壁上的全部厚度阻挡层进行掺杂处理。所述绝缘层400材料及阻挡层材料共同作为覆盖栅极300侧壁的材料，且所述绝缘层400位于阻挡层及栅极300侧壁之间；若所述绝缘层400厚度过小，难以保证对阻挡层进行掺杂处理后覆盖栅极300侧壁的材料的绝缘效果，导致栅极300侧壁容易发生漏电。后续在所述栅极300两侧的基底100内形成应力层，并在应力层顶部形成导电插塞。若所述绝缘层400厚度过大，导致相邻栅极300侧壁间的工艺窗口过小，影响所述导电插塞的填充质量。本实施例中，所述绝缘层400厚度为
参考图8，在所述栅极300侧壁上形成阻挡层500，对所述阻挡层500进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子。
本实施例中，所述阻挡层500覆盖所述绝缘层400表面。对位于所述栅极300侧壁上的全部厚度所述阻挡层500进行所述掺杂处理，在所述阻挡层500内形成掺杂层510。
若所述阻挡层500的厚度过小，后续刻蚀基底100材料形成凹槽的工艺过程中，所述阻挡层500容易受到刻蚀从而失去对栅极300侧壁表面的保护作用。若所述阻挡层500的厚度过大，导致相邻栅极300侧壁间的工艺窗口小，造成后续在相邻栅极300侧壁间填充的导电插塞的形成质量差。本实施例中，所述阻挡层500的厚度为
若栅极300侧壁上的阻挡层500材料内的掺杂离子浓度过小，所述掺杂离子对基底100材料及阻挡层500材料的刻蚀选择比的提升效果差，后续刻蚀基底100形成所述凹槽的工艺过程中，所述阻挡层500容易受到刻蚀，导致所述阻挡层500对栅极300侧壁的保护效果差。若栅极300侧壁上的阻挡层500材料内的掺杂离子浓度过大，使得所述阻挡层500材料的介电常数过大，进而使得所述阻挡层500的绝缘性能差，影响覆盖栅极300侧壁的材料的绝缘效果。本实施例中，栅极300侧壁上的阻挡层500材料内的掺杂离子的质量分数浓度为10％～90％。
对位于所述栅极300侧壁上的全部厚度所述阻挡层500进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子，有助于提高后续形成凹槽的刻蚀工艺对基底100材料及阻挡层500材料的刻蚀选择比，从而保证所述阻挡层500对栅极300侧壁的保护效果，避免栅极300侧壁受到污染或损伤，能够改善后续形成的半导体结构的性能。
参照图6，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：基底100及位于所述基底100部分表面的栅极300；位于所述栅极300侧壁上的阻挡层500，所述阻挡层500内掺杂有刻蚀抑制离子；位于所述栅极300两侧的所述基底100内的应力层700。
本实施例中，所述基底100包括衬底110和凸出于所述衬底110的鳍部200。所述栅极300横跨所述鳍部200，且覆盖所述鳍部200的部分顶部和部分侧壁。在其他实施例中，所述基底还可以为平面基底。
本实施例中，所述栅极300顶部覆盖有硬掩膜层310。
所述半导体结构还包括：位于所述栅极300侧壁表面的绝缘层400，所述阻挡层500覆盖所述绝缘层400表面。
所述绝缘层400能够提高覆盖栅极300侧壁的材料的绝缘性能。所述绝缘层400的材料包括氮氧化硅、氧化硅或氮化硅中的一种或多种。本实施例中，所述绝缘层400的材料包括氮氧化硅及氧化硅。
本实施例中，位于所述栅极300侧壁上的部分厚度阻挡层500内具有所述刻蚀抑制离子。具体的，位于栅极300侧壁上的阻挡层500内具有掺杂层510，栅极300侧壁上的其余阻挡层500位于栅极300侧壁与所述掺杂层510之间，所述刻蚀抑制离子位于掺杂层510内。
所述阻挡层500材料为氮化硅或氧化硅。本实施例中，所述阻挡层500材料为氮化硅。
所述刻蚀抑制离子有利于提高所述基底100材料与阻挡层500材料的刻蚀选择比，从而能够改善所述阻挡层500对栅极300侧壁的保护效果，避免栅极300侧壁受到污染或损伤。
所述掺杂离子为氮离子或氧离子。本实施例中，所述掺杂离子为氮离子。
所述刻蚀抑制离子数量影响阻挡层500材料的介电常数，进而影响阻挡层500材料的绝缘效果。若所述掺杂层510厚度与所述阻挡层500的全部厚度的比值过大，使得掺杂层510厚度过大，造成阻挡层500材料内的掺杂离子数量过大，进而造成阻挡层500材料的介电常数过大，则导致覆盖栅极300侧壁的材料的绝缘效果差，使得栅极300侧壁容易发生漏电。若所述掺杂区域510厚度与所述阻挡层500的全部厚度的比值过小，使得掺杂层510厚度过小，影响所述阻挡层500对栅极300侧壁的保护效果。本实施例中，位于栅极300侧壁上的部分厚度阻挡层500内具有所述刻蚀抑制离子，所述部分厚度与所述阻挡层500的全部厚度的比值范围为0.01～0.8，即所述掺杂层510厚度与所述阻挡层500的全部厚度的比值范围为0.01～0.8。
若所述掺杂层510厚度过小，所述阻挡层500对栅极300侧壁的保护效果差，导致栅极300侧壁容易受到污染或损伤，影响半导体结构的性能。若所述掺杂层510厚度过大，导致栅极300侧壁间的工艺窗口过小，造成栅极300侧壁间填充材料的质量差。本实施例中，所述掺杂层510厚度为
在所述掺杂层510内，若所述刻蚀抑制离子浓度过小，难以改善所述阻挡层500对栅极300侧壁的保护效果，使得栅极300侧壁容易受到污染或损伤。若所述刻蚀抑制离子浓度过大，导致所述阻挡层500材料的介电常数过大，影响所述阻挡层500对栅极300侧壁的绝缘效果。本实施例中，所述掺杂层510内的刻蚀抑制离子的质量分数浓度为10％～90％。
除所述掺杂层510外，若所述栅极300侧壁上的其余阻挡层500厚度过小，相应的，所述掺杂层510厚度过大，使得阻挡层500材料内的掺杂离子数量过大，导致阻挡层500材料的介电常数过大，进而造成所述阻挡层500对栅极300侧壁的绝缘效果差，导致所述栅极300侧壁容易发生漏电。若所述栅极300侧壁上的其余阻挡层500厚度过大，相应的，所述掺杂层510厚度过小，影响所述阻挡层500对栅极300侧壁的保护性能。本实施例中，其余阻挡层500厚度为
在其他实施例中，位于所述栅极侧壁上的全部厚度阻挡层内具有所述刻蚀抑制离子。
需要说明的是，当位于所述栅极侧壁上的全部厚度阻挡层内具有所述刻蚀抑制离子时，若所述绝缘层厚度过小，难以保证覆盖栅极侧壁的材料的绝缘性能，栅极侧壁容易发生漏电。若所述绝缘层厚度过大，导致相邻栅极侧壁间的工艺窗口过小，影响相邻栅极侧壁间填充材料的质量。本实施例中，位于所述栅极侧壁上的全部厚度阻挡层内具有所述刻蚀抑制离子时，所述绝缘层厚度为
所述阻挡层500内掺杂有刻蚀抑制离子，有利于提高所述基底100材料与阻挡层500材料的刻蚀选择比，有助于提升所述阻挡层500对栅极300侧壁的保护效果，避免所述栅极300侧壁受到污染或损伤，从而改善半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构形成方法，其特征在于，包括：
提供基底，所述基底部分表面具有栅极；
在所述栅极侧壁上形成阻挡层；
对所述阻挡层进行掺杂处理，所述掺杂处理采用的掺杂离子为刻蚀抑制离子；
对所述阻挡层进行掺杂处理后，刻蚀所述栅极两侧的所述基底，在所述基底内形成凹槽；
形成填充满所述凹槽的应力层。
2.如权利要求1所述的半导体结构形成方法，其特征在于，所述掺杂离子为氮离子或氧离子。
3.如权利要求1所述的半导体结构形成方法，其特征在于，所述阻挡层材料为氮化硅或氧化硅。
4.如权利要求1所述的半导体结构形成方法，其特征在于，采用离子注入工艺对所述阻挡层进行掺杂处理。
5.如权利要求4所述的半导体结构形成方法，其特征在于，所述离子注入工艺的工艺参数包括：注入的离子能量为1Kev～1000Kev，注入的离子剂量为1E17atoms/cm2～1E19atoms/cm2，注入角度为0～90度。
6.如权利要求1所述的半导体结构形成方法，其特征在于，对所述阻挡层进行掺杂处理的方法包括：对部分厚度所述阻挡层进行所述掺杂处理。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述部分厚度与所述阻挡层的全部厚度的比值范围为0.01～0.8。
8.如权利要求6或7所述的半导体结构形成方法，其特征在于，所述部分厚度为对部分厚度所述阻挡层进行掺杂处理后，剩余阻挡层厚度为
9.如权利要求8所述的半导体结构形成方法，其特征在于，所述部分厚度阻挡层材料内的掺杂离子的质量分数浓度为10％～90％。
10.如权利要求1所述的半导体结构形成方法，其特征在于，对位于所述栅极侧壁上的全部厚度所述阻挡层进行所述掺杂处理。
11.如权利要求1、6或10所述的半导体结构形成方法，其特征在于，在形成所述阻挡层前，还包括：在所述栅极侧壁表面形成绝缘层，所述阻挡层覆盖所述绝缘层表面。
12.如权利要求11所述的半导体结构形成方法，其特征在于，对位于所述栅极侧壁上的全部厚度阻挡层进行所述掺杂处理时，所述绝缘层的厚度为
13.如权利要求11所述的半导体结构形成方法，其特征在于，所述绝缘层的材料包括氮氧化硅、氧化硅或氮化硅中的一种或多种。
14.如权利要求1所述的半导体结构形成方法，其特征在于，对所述阻挡层进行所述掺杂处理前，所述阻挡层还覆盖所述栅极顶部及所述栅极露出的基底顶部；对位于所述栅极侧壁上的阻挡层进行所述掺杂处理。
15.如权利要求14所述的半导体结构形成方法，其特征在于，形成所述凹槽前，还包括：去除位于所述基底顶部及栅极顶部的阻挡层。
16.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述凹槽的工艺方法包括：采用干法刻蚀工艺刻蚀所述栅极两侧的所述基底，在所述基底内形成预凹槽；采用湿法刻蚀工艺刻蚀所述预凹槽表面，形成所述凹槽。
17.如权利要求16所述的半导体结构形成方法，其特征在于，所述干法刻蚀工艺对所述基底材料及经所述掺杂处理的阻挡层材料的刻蚀选择比为2～10。
18.如权利要求16所述的半导体结构形成方法，其特征在于，所述湿法刻蚀工艺对所述基底材料及经所述掺杂处理的阻挡层材料的刻蚀选择比为2～10。
19.一种半导体结构，其特征在于，包括：
基底及位于所述基底部分表面的栅极；
位于所述栅极侧壁上的阻挡层，所述阻挡层内掺杂有刻蚀抑制离子；
位于所述栅极两侧的所述基底内的应力层。
20.如权利要求19所述的半导体结构，其特征在于，部分厚度阻挡层内具有所述刻蚀抑制离子，所述部分厚度与所述阻挡层的全部厚度的比值范围为0.01～0.8。
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