CN102487073A - 具有提高的载体迁移率的源极/漏极应力源及其制造方法 - Google Patents

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Abstract

公开了可以提高载体迁移率的各种源极/漏极应力源及其制造方法。示例性的源极/漏极应力源包括设置在第二材料的衬底上方的第一材料的种子层，第一材料与第二材料不同；设置在种子层上方的弛豫的外延层；以及设置在弛豫的外延层上方的外延层。

Description

具有提高的载体迁移率的源极/漏极应力源及其制造方法
技术领域
本发明涉及具有提高的载体迁移率的源极/漏极应力源及其制造方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。在IC进步过程中，功能密度(即，每芯片面积的互连器件的数量)大体上增加了而几何尺寸(即，使用制造工艺可以创造的最小部件(或线))降低了。按比例缩小工艺一般通过提高生产效率和降低相应的成本而提供效益。这种按比例缩小也增加了加工和生产ICs的复杂性，因此，为了实现这些进步，需要在IC生产方面的同样进步。例如，当通过各种工艺节点按比例缩小半导体器件(如金属氧化物半导体场效应晶体管(MOSFETs))时，使用外延(epi)半导体材料来实施应变的源极/漏极部件(应力源，stressor)以提高载体迁移率和改进器件性能。带有应力源区域的MOSFET的形成通常实施外延生长的硅(Si)从而为n-型器件形成源极和漏极部件，以及外延生长硅锗(SiGe)从而为p-型器件形成源极和漏极部件。外延的Si部件通常被碳(C)掺杂以形成Si:C部件从而进一步提高载体迁移率。然而，随着器件技术节点继续降低，可以观察到(1)传统的外延生长工艺限制Si外延部件中的C溶解度(例如，Si外延中的取代位置通常小于2％)和(2)Si外延部件中加入C会使其他掺杂剂去激活，如磷(P)和砷(As)(其可以用于形成源极和漏极部件，如重掺杂的源极和漏极部件)。因此，虽然现有的源极/漏极应力源和形成源极/漏极应力源的方法对于它们的预期目的是大体充分的，但是它们不是在所有方面都令人完全满意。
发明内容
针对现有技术的缺陷，本发明提供了一种半导体器件，包括：第一材料的衬底；设置在所述衬底上方的栅极堆叠件，所述栅极堆叠件插入到所述衬底的源极区域和漏极区域中；以及形成在所述源极和漏极区域中的衬底中的应变的部件，其中所述应变的部件包括：设置在所述衬底上方的第二材料的种子层，所述第二材料与所述第一材料不同，设置在所述种子层上方的弛豫的外延层，以及设置在所述弛豫的外延层上方的外延层。
根据本发明所述的半导体器件，其中所述种子层的晶格常数与所述衬底的晶格常数变化约
Figure BSA00000599449800021
到约
Figure BSA00000599449800022
根据本发明所述的半导体器件，其中所述弛豫的外延层的晶格常数从所述衬底的晶格常数变化约到约
Figure BSA00000599449800024
根据本发明所述的半导体器件，其中所述外延层的晶格常数与所述弛豫的外延层的晶格常数基本相同。
根据本发明所述的半导体器件，其中：所述衬底是硅衬底；
所述弛豫的外延层是弛豫的硅锗外延层；以及所述外延层是含硅外延层。
根据本发明所述的半导体器件，其中所述种子层是弛豫的硅锗层，所述驰豫的硅锗层的锗浓度大于所述弛豫的硅锗外延层的锗浓度。
根据本发明所述的半导体器件，其中所述弛豫的硅锗外延层的锗浓度比所述弛豫的硅锗层的锗浓度低至少10％。
根据本发明所述的半导体器件，其中所述种子层是硅碳层。
根据本发明所述的半导体器件，其中所述硅碳层的碳浓度是约2％到约5％。
根据本发明所述的半导体器件，其中所述种子层是碳相干断裂层。
根据本发明所述的半导体器件，其中：所述衬底是锗衬底；
所述种子层是弛豫的硅层；所述弛豫的外延层是具有第一锗浓度的弛豫的硅锗外延层；以及所述外延层是具有比所述第一锗浓度大的第二锗浓度的硅锗外延层。
根据本发明所述的半导体器件，其中所述第一锗浓度是约20％到约40％并且所述第二锗浓度是约35％到约70％。
根据本发明所述的一种器件，包括：具有第一晶格常数(a1)衬底；以及形成在所述衬底中的应变的部件，所述衬底中的应变的部件包括：设置在所述衬底上方的种子层，所述种子层具有与所述衬底的所述第一晶格常数(a1)不同的第二晶格常数(a2)，设置在所述种子层上方的第一外延层，所述第一外延层具有与所述衬底的所述第一晶格常数(a1)不同的第三晶格常数(a3)，以及设置在所述第一外延层上方的第二外延层，所述第二外延层具有与所述衬底的所述第一晶格常数(a1)不同的第四晶格常数(a4)。
根据本发明所述的器件，其中a2＞a3＞a4＞a1。
根据本发明所述的器件，其中所述第一外延层是具有梯度锗剖面的硅锗层。
根据本发明所述的器件，其中：所述衬底是硅衬底；所述种子层是具有第一锗浓度的硅锗种子层；所述第一外延层是具有低于所述第一锗浓度的第二锗浓度的硅锗外延层；以及所述第二外延层是含硅外延层。
根据本发明所述的器件，其中所述第二锗浓度比所述第一锗浓度低至少10％。
根据本发明所述的器件，其中所述硅锗种子层是外延生长的硅锗种子层。
根据本发明所述的一种方法，包括：提供第一材料的衬底；
在所述衬底中形成沟槽；在所述沟槽中的衬底上方形成第二材料的种子层，所述第二材料与所述第一材料不同；在所述沟槽中的种子层上方形成弛豫的外延层；以及在所述沟槽中的弛豫的外延层上方形成外延层。
根据本发明所述的方法，其中：所述提供第一材料的衬底包括提供硅衬底；以及所述在所述沟槽中的衬底上方形成第二材料的种子层包括生长弛豫的硅锗层，硅碳层，和碳相干断裂层之一。
根据本发明所述的方法，其中所述形成种子层包括在生长所述弛豫的硅锗层，硅碳层，和碳相干断裂层之一之后实施退火工艺。
根据本发明所述的方法，其中，所述生长所述弛豫的硅锗层包括协调生长工艺，使得所述弛豫的硅锗层的锗浓度大于或等于约40％。
根据本发明所述的方法，其中所述生长硅碳层包括协调生长工艺，使得硅碳层的碳浓度是约2％到约5％。
根据本发明所述的方法，其中所述生长碳相干断裂层包括协调生长工艺使得形成碳簇的层。
根据本发明所述的方法，其中所述协调所述生长工艺使得形成碳簇的层包括在约50sccm到约500sccm的流速下使用包括单甲基硅烷(SiH3(CH3))的含碳前导气体。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面制造集成电路器件的方法的流程图。
图2到图7是根据图1的方法，处于各个制造阶段的集成电路器件的示意性横截面视图。
图8到图12是根据图1的方法，处于各个制造阶段的另一个集成电路器件的示意性横截面视图。
图13到图17是根据图1的方法，处于各个制造阶段的又一个集成电路器件的示意性横截面视图。
图18到图22是根据图1的方法，处于各个制造阶段的又一个集成电路器件的示意性横截面视图。
具体实施方式
为了实施本发明的不同部件，以下公开提供了许多不同的实施例或实例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例且并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一部件和第二部件不直接接触。另外，本发明可能在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
图1是根据本发明的各个方面制造集成电路器件的方法10的流程图。方法10制造包括场效应晶体管(FET)器件的集成电路器件。方法10开始于提供衬底的方框12。在方框14中，栅极结构形成在衬底上方。在方框16，源极和漏极沟槽邻近栅极结构形成。在方框18中，种子层形成在源极和漏极沟槽中。种子层部分填充源极和漏极沟槽。在方框20中，弛豫的(松弛的，relaxed)外延层形成在源极和漏极沟槽中的种子层上方。弛豫的外延层部分地填充源极和漏极沟槽。而且，在方框22，外延层形成在源极和漏极沟槽中的弛豫的外延层的上方。外延层填充源极和漏极沟槽。种子层，弛豫的外延层，和外延层形成源极/漏极应力源。方法10继续到方框24，其中完成了集成电路器件的制造。可以在方法10之前，中间和之后提供额外的步骤，并且对于方法的其他实施例，可以替换或删除一些描述过的步骤。以下讨论说明了可以根据图1的方法10制造的，具有源极/漏极应力源的集成电路器件的实施例。
图2到图7提供了根据图1的方法10的，处于各个制造阶段的集成电路器件100的局部或完整示意性横截面视图。集成电路器件100可以是包括各种无源和有源微电子器件如电阻器，电容器，电感器，二极管，金属氧化物半导体场效应晶体管(MOSFETs)，互补金属氧化物半导体(CMOS)晶体管，高压晶体管，高频晶体管，其他合适的部件，或其组合的集成电路芯片，片上系统(SoC)，或其部分。在所述实施例中，集成电路器件100包括场效应晶体管(FET)器件，尤其是n-沟道FET(NFET)。由于所描述的集成电路器件100包括NFET，以下描述的掺杂配置(结构)必须与NFET器件读取一致(read consistent)。集成电路器件100可以可选地或额外地包括p-沟道FET(PFET)，在这种情况下，以下描述的掺杂配置必须与PFET读取一致(例如，与具有相反导电性的掺杂配置一起读取)。为了简明，简化了图2到图7以更好地理解本发明的发明构思。可以在集成电路器件100中加入额外的部件，而且在集成电路器件100的其他实施例中替换或删除一些以下描述的部件。
在图2中，集成电路器件100包括衬底(晶圆)110。在所述实施例中，衬底110是包括硅的半导体衬底。可选地或额外地，衬底110包括元素半导体，如锗；化合物半导体，包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟，和/或锑化铟；合金半导体，包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP，和/或GaInAsP；或其组合。在又一可选的实施例中，衬底110是绝缘体上半导体(SOI)。在另一个实施例中，半导体衬底110可以包括掺杂的外延层，梯度半导体层，和/或覆盖在另一个不同类型的半导体层上面的半导体层，如硅锗层上的硅层。衬底110可以包括各种取决于本领域公知的设计需求的掺杂区域(如p-型阱或n-型阱)。掺杂的区域可以被p-型掺杂剂掺杂，如硼或BF2；n-型掺杂剂，如磷或砷；或其组合物。掺杂的区域可以直接形成在衬底110上，在P-阱结构中，在N-阱结构中，在双阱结构中，或使用升高的结构。如上所述，集成电路器件100包括NFET器件。因此，衬底110可以包括为NFET器件设置的掺杂区域。
隔离部件可以形成在衬底110中以隔离衬底110的各个区域。隔离部件利用隔离技术，如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)，以限定和电隔离各个区域。隔离部件包括氧化硅，氮化硅，氮氧化硅，其他合适的材料，或其组合。可以通过任何合适的工艺形成隔离部件。在一个实例中，形成STI包括光刻工艺，在衬底中蚀刻沟槽(例如，通过使用干式蚀刻和/或湿式蚀刻)，和使用一个或多个介电材料填充沟槽(例如，通过使用化学气相沉积工艺)。例如，填充的沟槽可以具有多层结构，如用氮化硅或氧化硅填充了的热氧化衬垫层。
栅极结构120和121被设置在衬底110上方。虽然所描述的实施例示出了两个栅极结构120和121，但是集成电路器件100可以可选地包括单个栅极结构或两个以上栅极结构设置在衬底110的上方。在所述实施例中，栅极结构120和121包括栅极层122和硬掩模层124。栅极层122和硬掩模层124形成栅极结构120和121的栅极堆叠件。在所述实施例中，栅极层122包括栅极介电层和栅极电极(没有单独示出)。栅极介电层包括介电材料，如氧化硅，高-k介电材料，其他合适的介电材料，或其组合。高-k介电材料的实例包括HfO2，HfSiO，HfSiON，HfTaO，HfTiO，HfZrO，氧化锆，氧化铝，二氧化铪-铝(HfO2-Al2O3)合金，其他合适的高-k介电材料，或其组合。栅极电极包括多晶硅和/或金属，金属包括Al，Cu，Ti，Ta，W，Mo，TaN，NiSi，CoSi，TiN，WN，TiAl，TiAlN，TaCN，TaC，TaSiN，其他导电材料，或其组合。栅极层122，如栅极电极，可以形成在栅极先加工或栅极后加工工艺中。硬掩模层124形成在栅极层122的上方。硬掩模层124包括氮化硅，氮氧化硅，碳化硅，其他合适的材料，或其组合。硬掩模层124可以具有多层结构。栅极堆叠件可以包括许多其他层，例如，覆盖层，界面层，扩散层，阻挡层，或其组合。
通过合适的工艺形成栅极结构120和121，包括沉积工艺，微影成形工艺，和蚀刻工艺。沉积工艺包括化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)，高密度等离子体CVD(HDPCVD)，金属有机物CVD(MOCVD)，远程等离子体CVD(RPCVD)，等离子体增强CVD(PECVD)，低压CVD(LPCVD)，原子层CVD(ALCVD)，常压CVD(APCVD)，电镀，其他合适的方法，或其组合。微影成形工艺包括光阻涂布(如旋转式涂布)，软烘，掩模对准，曝光，曝后烘，光阻显影，冲洗，干燥(如硬烘)，其他合适的工艺，或其组合。可选地，通过其他方法如无掩模光刻，电子束写入法，或离子束写入法实施或替换光刻曝光工艺。在又一可选的实施例中，光刻图案化工艺可以实施纳米压印技术。蚀刻工艺包括干式蚀刻，湿式蚀刻，和/或其它蚀刻方法。
间隔128设置在栅极结构120和121的侧壁上，如沿着栅极层122和硬掩模层124的侧壁。间隔128包括介电材料，如氮化硅，氮氧化硅，其他合适的材料，或其组合。间隔可以包括多层结构，如包括氮化硅层和氧化硅层的多层结构。通过合适的工艺将间隔形成为合适的厚度。例如，在所述实施例中，间隔128可以通过沉积氮化硅层，然后干蚀刻氮化硅层形成，间隔128如图2中所示。
栅极结构120和121插入衬底110的源极区域和漏极区域，使得沟道被限定在源极区域和漏极区域之间。在所述实施例中，单个源极和漏极区域(S/D区域)被设置为邻近栅极结构120和121。虽然没有描述，但是可以理解栅极结构120和121邻近另一个S/D区域，使得沟道被限定在两个S/D区域之间。在形成间隔128之前或之后，可以实施注入，扩散，和/或退火工艺以在与栅极结构120和121连接的S/D区域中形成轻掺杂的源极和漏极(LDD)部件。
在图3中，实施工艺130以在衬底110中形成凹槽(沟槽)132。在所述实施例中，工艺130是蚀刻工艺。蚀刻工艺是干式蚀刻，湿式蚀刻，其他蚀刻工艺，或其组合。在所述实施例中，沟槽132形成在栅极结构120和121之间，在栅极结构120和121的连接S/D区域中。沟槽具有深度，D，和宽度，W。在所述实施例中，沟槽的深度是约50nm到约130nm，而且宽度W是约20nm到约60nm。
在图4中，生长工艺140在沟槽132的底面上方形成种子层142，从而部分地填充沟槽132。种子层142是相对的薄层，意味着种子层142的厚度小于或等于约20nm。在所述实施例中，生长工艺140被调整为形成具有高Ge浓度的硅锗层。例如，种子层142是Ge浓度大于或等于约40％的硅锗层。生长工艺140的各个工艺参数(如前导气体，载气，前导气体和/或载气的流速，生长时间，生长温度，室压，其他合适的工艺参数，或其组合)可以被调整成获得Ge浓度大于或等于约40％的硅锗层。例如，在所述实施例中，生长工艺140使用含硅前导气体，如硅烷(SiH4)，乙硅烷(Si2H6)，丙硅烷(Si3H8)，二氯硅烷(DCS)(Si2H2Cl2)，其他合适的含硅前导气体，或其组合；含锗前导气体，如锗烷(GeH4)，乙锗烷(Ge2H6)，四氯化锗(GeCl4)，二氯化锗(GeCl2)，其他合适的含锗前导气体，或其组合；包括He，N2，H2，Ar的载气，其他合适的载气，或其组合。在实例中，形成具有高Ge浓度的硅锗层包括在H2载气中使用约30sccm(标况毫升每分)到约100sccm的DCS流速，约200sccm到约900sccm的GeH4流速，在约1Torr到约80Torr的室压中保持约30秒到约300秒。另外，在所述实施例中，生长工艺140是低温工艺。例如，生长温度是约530℃到约600℃。在实例中，生长工艺140是外延生长工艺，使得种子层142是具有高Ge浓度的外延生长硅锗层。
在图5中，工艺150在种子层142上实施以弛豫种子层142，从而形成弛豫的种子层142A。在所述实施例中，工艺150是热退火工艺，其具有被调整以弛豫种子层142A的工艺参数。该工艺参数可以包括退火温度，压力，时间，其他合适的工艺参数，和其组合。例如，在压力为约5Torr到约80Torr的室中将种子层142在约700℃到约850℃的温度下进行退火约30秒到约2分钟。工艺150是可选的，取决于种子层142的锗浓度。例如，参考图4，工艺140可以被调整，使得种子层142最初是弛豫层(例如，当种子层142是Ge浓度大于或等于约50％的硅锗层时)，在这种情况下可以省略工艺150。应该注意到，通常，最初的工艺140形成的种子层142的晶格常数与衬底110的晶格常数不同。可以将种子层142形成为过量的临界厚度和/或可以使种子层142遭受退火工艺(如工艺150)以提高晶格常数失配，从而进一步弛豫种子层142，并且在所述实施例中，提供弛豫的种子层142A。例如，在所述实施例中，弛豫的种子层142A的平均晶格常数与衬底110(在所述实施例中是硅衬底)的平均晶格常数相差约
Figure BSA00000599449800091
到约
Figure BSA00000599449800092
取决于弛豫的种子层142A的Ge浓度。更具体地说，弛豫的种子层142A的平均晶格常数比衬底110的平均晶格常数大约
Figure BSA00000599449800093
到约
Figure BSA00000599449800094
在图6中，外延生长工艺160在弛豫的种子层142A上方形成弛豫的外延层162，从而部分地填充沟槽132。弛豫的外延层162的厚度是约40nm到约70nm。在实例中，弛豫的外延层162的厚度是约30nm到约50nm。在所述实施例中，通过外延工艺形成弛豫的外延层162，调整外延工艺以产生Ge浓度比弛豫的种子层142A低的硅锗层。例如，在所述实施例中，弛豫的外延层162是Ge浓度比弛豫的种子层142A低至少10％的层。在实例中，硅锗层的Ge浓度是约20％到约70％。弛豫的外延层162可以具有梯度的Ge掺杂浓度。例如，弛豫的外延层162和弛豫的种子层142A的界面处的Ge浓度可以高于弛豫的外延层162的顶表面处的Ge浓度，其中Ge浓度从界面到顶表面逐渐降低。在实例中，弛豫的外延层162具有梯度的Ge剖面，其中Ge浓度的范围是从50％到20％，弛豫的外延层162/弛豫的种子层142A界面处的Ge浓度是50％，而弛豫的外延层162的顶表面处的Ge浓度是20％。
通过选择性的外延生长工艺形成弛豫的外延层162，可以使用CVD沉积技术(如，LPCVD，APCVD，PECVD，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))，分子束外延，其他合适的技术，或其组合。外延工艺可以使用气体和/或液体前体。例如，在所述实施例中，CVD外延生长工艺使用含硅前导气体，如硅烷(SiH4)，乙硅烷(Si2H6)，丙硅烷(Si3H8)，二氯硅烷(DCS)(Si2H2Cl2)，其他合适的含硅前导气体，或其组合；含锗前导气体，如锗烷(GeH4)，乙锗烷(Ge2H6)，四氯化锗(GeCl4)，二氯化锗(GeCl2)，其他合适的含锗前导气体，或其组合；包括He，N2，H2，Ar的载气，其他合适的载气，或其组合。在实例中，形成具有较低Ge浓度的硅锗层包括在H2载气中使用约30sccm到约100sccm的DCS流速，约200sccm到约700sccm的GeH4流速，在约5Torr到约30Torr的室压中保持约20秒到约200秒。弛豫的外延层162的生长温度高于生长工艺140中使用的温度。外延生长工艺160可以使用约630℃到约700℃的生长温度。
通常，弛豫的外延层162呈现出弛豫的种子层142A的晶格结构和晶向(也就是晶格常数)。然而，由于弛豫的外延层162的Ge浓度低于弛豫的种子层142A，因此弛豫的外延层162的晶格常数不同于并且低于弛豫的种子层142A，但是仍然保持不同于并且大于衬底110的晶格常数。例如，在所述实施例中，弛豫的外延层162的平均晶格常数从衬底110(在所述实施例中，是硅衬底)的平均晶格常数变化约
Figure BSA00000599449800101
到约
Figure BSA00000599449800102
更具体地说，弛豫的外延层162的平均晶格常数比衬底110的平均晶格常数大约
Figure BSA00000599449800103
到约
Figure BSA00000599449800104
在图7中，外延生长工艺170形成位于弛豫的外延层162上方的外延层172，从而填充沟槽132。外延层172的厚度是约40nm到约70nm。在所述实施例中，外延生长工艺170是选择性的外延生长工艺，更具体地说，是含硅选择性外延生长工艺。因此，外延层172是含硅外延层。选择性的外延生长工艺可以使用CVD沉积技术(如，LPCVD，APCVD，PECVD，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))，分子束外延，其他合适的技术，或其组合。外延工艺可以使用气体和/或液体前体。例如，CVD外延生长工艺使用含硅前导气体，如硅烷(SiH4)，乙硅烷(Si2H6)，丙硅烷(Si3H8)，二氯硅烷(DCS)(Si2H2Cl2)，其他合适的含硅前导气体，或其组合；含磷前导气体，如磷化氢(PH3)和/或其他合适的含磷前导气体；以及包括He，N2，H2，Ar的载气，其他合适的载气，或其组合。在实例中，形成含硅外延层包括在H2载气中使用约100sccm到约500sccm的DCS流速，约200sccm到约1000sccm的PH3流速，在约5Torr到约40Torr的室压中保持约300秒到约1500秒。外延生长工艺170使用合适的生长温度，如约600℃到约750℃的生长。
通常，外延层172呈现出弛豫的外延层162的晶格结构和晶向(也就是晶格常数)。因此，外延层172的晶格常数从衬底110(在所述实施例中，是硅衬底)的晶格常数变化约
Figure BSA00000599449800111
到约
Figure BSA00000599449800112
更具体地说，外延层172的平均晶格常数比衬底110的平均晶格常数大约
Figure BSA00000599449800113
到约
Figure BSA00000599449800114
由于外延层172(在所述实施例中，是外延硅层)的内在晶格常数小于外延层172的实际晶格常数(取自下面的虚拟衬底(弛豫的外延层162))，因此在外延层172中引发应变，尤其是拉伸应变。外延层172的拉伸应变因此引起沟道(在硅衬底110中)中的拉伸应变，从而提高沟道中的电子迁移率。
弛豫的种子层142A，弛豫的外延层162，以及外延层172形成源极和漏极(S/D)应力源180，其对NFET器件提供单向应力。更具体地说，通过形成晶格常数与衬底(衬底110)不同的“虚拟衬底”(弛豫的外延层162)，使得外延层(外延层172)的内在晶格常数与外延层下面的虚拟衬底(弛豫的外延层162)不同，S/D应力源180提供带有硅衬底的拉伸应变的硅层(外延层172)。在所述实施例中，可以通过提高弛豫的外延层162(弛豫的外延硅锗层)的锗浓度而提高应变水平，而不会出现由传统的被碳掺杂的外延硅应力源(Si:C应力源)引起的溶解度或掺杂剂去活问题。由于S/D应力源180包括用于现有集成电路器件制造工艺的材料，如传统的CMOS工艺，因此形成S/D应力源的工艺容易实施到现有的制造工艺中。S/D应力源180也可以应用到平面和非平面器件中，如鳍片场效应晶体管(FinFET)。
集成电路器件100可以包括额外的部件，额外的部件可以通过随后的工艺形成。例如，可以实施注入，扩散，和/或退火工艺以在源极和漏极区域中，尤其是在S/D应力源180中形成重掺杂的源极和漏极(HDD)部件。可以在源极和漏极区域中，尤其是在S/D应力源180中形成硅化物部件。如上所述，由于HDD部件将形成在硅和硅锗应力源中，因此掺杂剂将不被去活。可以通过硅化工艺形成硅化物部件，如自对准硅化物(自对准硅化物)工艺。各种接触/通孔/线和多层互连部件(如金属层和层间介质)可以形成在衬底110上方，设置成连接集成电路器件100的各个部件和结构。额外的部件可以为包括栅极结构220和221的器件100提供电互连。例如，多层互连包括纵向互连，如传统的通孔或接触，以及横向互连，如金属线。各种互连部件可以使用各种导电材料，包括铜，钨，和/或硅化物。在一个实例中，使用镶嵌和/或双镶嵌工艺形成与铜相关的多层互连结构。
图8-图12根据图1的方法10，提供处于各个制造阶段的另一个集成电路器件200的局部或整体示意性横截面视图。图8-图12的实施例在很多方面与图2-图7的实施例相似。例如，在所述实施例中，集成电路器件200包括NFET。因此，为了清楚和简明，图2-图7和图8-图12中相同的部件用相同的参考数字标识。为了清楚以更好地理解本发明的发明构思，简化了图8-图12。可以在集成电路器件200中加入额外的部件，而且在集成电路器件200的其他实施例中，可以替换或删除一些以下描述的部件。
在图8和图9中，集成电路器件200包括上方设置有栅极结构120和121的衬底110。栅极结构120和121插入S/D区域中，限定位于两者之间的沟道。栅极结构120和121都包括栅极层122，硬掩模层124，和间隔128。而且，工艺130在衬底的S/D区域中形成沟槽132(具有深度D，和宽度W)，沟槽132邻近并且连接栅极结构120和121。
在图10中，生长工艺240形成位于沟槽132的底面上方的种子层244，从而部分地填充沟槽132。种子层244是相对的薄层，意味着种子层244的厚度小于或等于约20nm。在所述实施例中，生长工艺240被调整为形成将导致后生长外延层162弛豫的硅碳层。例如，种子层244是碳(C)浓度大于或等于0.5％的硅碳层。在所述实施例中，种子层244是碳(C)浓度为约2％到约5％的硅碳层。生长工艺240的各个工艺参数(如前导气体，载气，前导气体和/或载气的流速，生长时间，生长温度，室压，其他合适的工艺参数，或其组合)可以被调整成获得弛豫的硅碳层。例如，在所述实施例中，生长工艺240使用含硅前导气体，如硅烷(SiH4)，乙硅烷(Si2H6)，丙硅烷(Si3H8)，二氯硅烷(DCS)(Si2H2Cl2)，其他合适的含硅前导气体，或其组合；含碳前导气体，如甲烷(CH4)，单甲基硅烷(SiH3(CH3))(MMS)，其他合适的含碳前导气体，或其组合；包括He，N2，H2，Ar的载气，其他合适的载气，或其组合。在实例中，形成硅碳层包括在H2载气中使用约50sccm到约500sccm的MMS流速，约50sccm到约300sccm的Si3H8流速，在约10Torr到约300Torr的室压中保持约1秒到约100秒。另外，在所述实施例中，生长工艺240使用合适的生长温度，例如，生长温度是约530℃到约600℃。
种子层244具有与衬底110不同的晶格常数，从而产生衬底110和种子层244之间的晶格失配。例如，在所述的实施例中，种子层244的平均晶格常数从衬底110(在所述实施例中，是硅衬底)的平均晶格常数变化约到约
Figure BSA00000599449800132
更具体地说，种子层244的平均晶格常数比衬底110的平均晶格常数低约
Figure BSA00000599449800133
到约
Figure BSA00000599449800134
在所述的实施例中，仅仅生长工艺240就提供确保使生长外延层162弛豫的硅碳层。可选的，可以实施退火工艺，如热退火工艺以调整种子层244，从而获得合适的种子层。例如，在种子层244是碳浓度小于或等于1.5％的硅碳层的情况下，可以对种子层244实施退火工艺。
在图11中，外延生长工艺160在种子层244上方形成弛豫的外延层162，从而部分地填充沟槽132。通常，弛豫的外延层162呈现出种子层244的晶格结构和晶向(也就是晶格常数)。然而，在所述实施例中，由于外延层162是硅锗，而种子层244是硅碳，因此两个层之间的应力太大以至于外延层162基本保持其内在的晶格常数，导致外延层162和种子层244之间的晶格失配。大晶格失配确保外延层162处于弛豫的状态，因此，提供弛豫的外延层162。弛豫的外延层162的晶格常数与衬底110的晶格常数不同。例如，在所述实施例中，弛豫的外延层162的平均晶格常数从衬底110(在所述实施例中，是硅衬底)的平均晶格常数变化约到约
Figure BSA00000599449800141
更具体地说，弛豫的外延层162的平均晶格常数比衬底110的平均晶格常数高约到约
在图12中，外延生长工艺170形成位于弛豫的外延层162上方的外延层172，从而填充沟槽132。通常，外延层172呈现出弛豫的外延层162的晶格结构和晶向(也就是晶格常数)。因此，外延层172的晶格常数从衬底110(在所述实施例中，是硅衬底)的平均晶格常数变化约
Figure BSA00000599449800144
到约
Figure BSA00000599449800145
更具体地说，外延层172的平均晶格常数比衬底110的平均晶格常数高约
Figure BSA00000599449800146
到约
Figure BSA00000599449800147
由于外延层172(在所述实施例中，是外延硅层)的内在晶格常数小于外延层172的实际晶格常数(取自下面的虚拟衬底(弛豫的外延层162))，因此外延层172引发应变，尤其是拉伸应变。外延层172的拉伸应变引发沟道(在硅衬底110中)中的拉伸应变，从而提高沟道中的电子迁移率。
种子层244，弛豫的外延层162，以及外延层172形成源极和漏极(S/D)应力源280，其对NFET器件提供单向应力。更具体地说，通过形成晶格常数与衬底(衬底110)不同的“虚拟衬底”(弛豫的外延层162)，使得外延层(外延层172)的内在晶格常数与外延层下面的虚拟衬底(弛豫的外延层162)不同，S/D应力源280提供带有硅衬底的拉伸应变的硅层(外延层172)。在所述实施例中，可以通过提高弛豫的外延层162(弛豫的外延硅锗层(或虚拟衬底))的锗浓度而提高应变水平，而不会出现由传统的被碳掺杂的外延硅应力源(Si:C应力源)引起的溶解度或掺杂剂去活问题。由于S/D应力源280包括用于现有集成电路器件制造工艺的材料，如传统的CMOS工艺，因此形成S/D应力源的工艺容易实施到现有的制造工艺中。S/D应力源280也可以应用到平面和非平面器件中，如FinFET。
集成电路器件200可以包括额外的部件，额外的部件可以通过随后的工艺形成。例如，可以实施注入，扩散，和/或退火工艺以在源极和漏极区域中，尤其是在S/D应力源280中形成重掺杂的源极和漏极(HDD)部件。可以在源极和漏极区域中，尤其是在S/D应力源280中形成硅化物部件。可以通过硅化工艺形成硅化物部件，如自对准硅化物(自对准硅化物)工艺。各种接触/通孔/线和多层互连部件(如金属层和层间介质)可以形成在衬底110上方，设置成连接集成电路器件200的各个部件和结构。额外的部件可以为包括栅极结构220和221的器件200提供电互连。例如，多层互连包括纵向互连，如传统的通孔或接触，以及横向互连，如金属线。各种互连部件可以使用各种导电材料，包括铜，钨，和/或硅化物。在一个实例中，使用镶嵌和/或双镶嵌工艺形成与铜相关的多层互连结构。
图13-图17根据图1的方法10，提供处于各个制造阶段的又一个集成电路器件300的局部或整体示意性横截面视图。图13-图17的实施例在很多方面与图2-图7的实施例相似。例如，在所述实施例中，集成电路器件300包括NFET。因此，为了清楚和简明，图2-图7和图13-图17中相同的部件用相同的参考数字标识。为了清楚以更好地理解本发明的发明构思，简化了图13-图17。可以在集成电路器件300中加入额外的部件，而且在集成电路器件300的其他实施例中，可以替换或删除一些以下描述的部件。
在图13和图14中，集成电路器件300包括上方设置有栅极结构120和121的衬底110。栅极结构120和121插入S/D区域中，限定位于两者之间的沟道。栅极结构120和121都包括栅极层122，硬掩模层124，和间隔128。而且，工艺130在衬底110的S/D区域中形成沟槽132(具有深度D，和宽度W)，沟槽132邻近并且连接栅极结构120和121。
在图15中，生长工艺340形成位于沟槽132的底面上方的种子层346，从而部分地填充沟槽132。种子层346是相对的薄层，意味着种子层346的厚度小于或等于约20nm。更具体地说，种子层346的厚度是约3nm到约5nm。在所述实施例中，生长工艺340协调一致以形成碳相干断裂层(carbon coherence breaking layer)。碳相干断裂层是沿着沟槽的底面形成的C-C离散簇的层。正如以下将要讨论的，C-C离散簇层干扰衬底110和后沉积外延层如弛豫的外延层162之间的一致性。可以调整生长工艺340的各个工艺参数(如前导气体，载气，前导气体和/或载气的流速，生长时间，生长温度，室压，其他合适的工艺参数，或其组合)以获得碳相干断裂层。例如，在所述实施例中，生长工艺340使用含碳前导气体，如甲烷(CH4)，单甲基硅烷(SiH3(CH3))(MMS)，其他合适的含碳前导气体，或其组合；包括He，N2，H2，Ar的载气，其他合适的载气，或其组合。在实例中，形成碳相干断裂层包括在H2载气中使用约50sccm到约500sccm的MMS流速，在约10Torr到约300Torr的室压中保持约1秒到约50秒。另外，在所述实施例中，生长工艺340使用合适的生长温度，例如，生长温度是约300℃到约600℃。
种子层346具有与衬底110不同的晶格常数，从而产生衬底110和种子层346之间的晶格失配。例如，在所述的实施例中，种子层346的平均晶格常数从衬底110(在所述实施例中，是硅衬底)的平均晶格常数变化约
Figure BSA00000599449800161
到约
Figure BSA00000599449800162
更具体地说，种子层346的平均晶格常数比衬底110的平均晶格常数低约
Figure BSA00000599449800163
到约
Figure BSA00000599449800164
在所述的实施例中，仅仅生长工艺340就形成足以在沟槽132的底部形成足够的C-C簇缺陷的碳相干性断裂层，使得衬底110和后形成外延层162之间的接合一致性被降低。可选的，可以实施退火工艺，如热退火工艺以增加C-C离散簇，进一步提高衬底110和后形成外延层162之间的一致性。例如，在压力为约5Torr到约100Torr的腔室内在温度约500℃到约750℃的温度下对种子层346进行退火约30秒到约60分钟。
在图16中，外延生长工艺160形成位于种子层346上方的弛豫的外延层162，从而部分地填充沟槽132。通常，弛豫的外延层162呈现出种子层346的晶格结构和晶向(也就是晶格常数)。然而，在所述实施例中，碳相干断裂种子层346防止外延层162与衬底110充分接合，从而防止外延层162呈现出衬底110的晶格结构和晶向。另外，由于外延层162是硅锗，而种子层346是碳，因此两个层之间的应力太大以至于外延层162基本保持其内在的晶格常数，导致外延层162和种子层346之间的晶格失配。大晶格失配确保外延层162处于弛豫的状态，因此，提供弛豫的外延层162。弛豫的外延层162的晶格常数与衬底110的晶格常数不同。例如，在所述实施例中，弛豫的外延层162的平均晶格常数从衬底110(在所述实施例中，是硅衬底)的平均晶格常数变化约到约
Figure BSA00000599449800166
更具体地说，弛豫的外延层162的平均晶格常数比衬底110的平均晶格常数高约
Figure BSA00000599449800167
到约
在图17中，外延生长工艺170在弛豫的外延层162上方形成外延层172，从而填充沟槽132。通常，外延层172呈现出弛豫的外延层162的晶格结构和晶向(也就是晶格常数)。因此，外延层172的晶格常数从衬底110(在所述实施例中，是硅衬底)的晶格常数变化约
Figure BSA00000599449800171
到约
Figure BSA00000599449800172
更具体地说，外延层172的平均晶格常数比衬底110的平均晶格常数高约
Figure BSA00000599449800173
到约
Figure BSA00000599449800174
由于外延层172(在所述实施例中，是外延硅层)的内在晶格常数小于外延层172的实际晶格常数(取自下面的虚拟衬底(弛豫的外延层162))，因此在外延层172中引发应变，尤其是拉伸应变。外延层172的拉伸应变因此引起沟道(在硅衬底110中)中的拉伸应变，从而提高沟道中的电子迁移率。
种子层346，弛豫的外延层162，以及外延层172形成源极和漏极(S/D)应力源380，其对NFET器件提供单向应力。更具体地说，通过形成晶格常数与衬底(衬底110)不同的“虚拟衬底”(弛豫的外延层162)，使得外延层(外延层172)的内在晶格常数与外延层下面的虚拟衬底(弛豫的外延层162)不同，S/D应力源380提供带有硅衬底的拉伸应变的硅层(外延层172)。在所述实施例中，可以通过提高弛豫的外延层162(换句话说，弛豫的外延硅锗层(或虚拟衬底))的锗浓度而提高应变水平，而不会出现由传统的被碳掺杂的外延硅应力源(Si:C应力源)引起的溶解度或掺杂剂去活问题。由于S/D应力源380包括用于现有集成电路器件制造工艺的材料，如传统的CMOS工艺，因此形成S/D应力源的工艺容易实施到现有的制造工艺中。S/D应力源380也可以应用到平面和非平面器件中，如FinFET。
集成电路器件300可以包括额外的部件，额外的部件可以通过随后的工艺形成。例如，可以实施注入，扩散，和/或退火工艺以在源极和漏极区域中，尤其是在S/D应力源380中形成重掺杂的源极和漏极(HDD)部件。可以在源极和漏极区域中，尤其是在S/D应力源280上形成硅化物部件。可以通过硅化工艺形成硅化物部件，如自对准硅化物(自对准硅化物)工艺。各种接触/通孔/线和多层互连部件(如金属层和层间介质)可以形成在衬底110上方，设置成连接集成电路器件300的各个部件和结构。额外的部件可以为包括栅极结构220和221的器件300提供电互连。例如，多层互连包括纵向互连，如传统的通孔或接触，以及横向互连，如金属线。各种互连部件可以使用各种导电材料，包括铜，钨，和/或硅化物。在一个实例中，使用镶嵌和/或双镶嵌工艺形成与铜相关的多层互连结构。
图18-图22根据图1的方法10，提供处于各个制造阶段的又一个集成电路器件400的局部或整体示意性横截面视图。图18-图22的实施例在很多方面与图2-图7的实施例相似。例如，集成电路器件400包括场效应晶体管。因此，为了清楚和简明，图2-图7和图18-图22中相同的部件用相同的参考数字标识。为了清楚以更好地理解本发明的发明构思，简化了图18-图22。可以在集成电路器件400中加入额外的部件，而且在集成电路器件400的其他实施例中，可以替换或删除一些以下描述的部件。
如上所述，集成电路器件400包括场效应晶体管。然而，与图2-图7中示出的集成电路器件100相比，集成电路器件400的场效应晶体管是PFET。因此，在图18中，集成电路器件400包括衬底410，衬底410包括锗而不是硅。更具体地说，衬底410可以是SixGe1-x衬底，其中x的范围是0到1，而且在所述实施例中，x＝0。栅极结构120和121设置在衬底410的上方，插入S/D区域，从而限定沟道。栅极结构120和121都包括栅极层122，硬掩模层124，和间隔128。在图19中，工艺130在衬底410的S/D区域中形成沟槽132(具有深度D，和宽度W)，沟槽132邻近并且连接栅极结构120和121。
在图20中，生长工艺440形成位于沟槽132的底面上方的弛豫种子层448，从而部分地填充沟槽132。弛豫的种子层448是相对的薄层，意味着弛豫的种子层448的厚度小于或等于约20nm。在所述实施例中，生长工艺440被调整为形成将导致后生长外延层弛豫的碳层。例如，在所述实施例中，弛豫的种子层448是保留其内在晶格常数的硅层，使得弛豫的种子层448是弛豫的硅种子层。生长工艺440的各个工艺参数(如前导气体，载气，前导气体和/或载气的流速，生长时间，生长温度，室压，其他合适的工艺参数，或其组合)可以被调整成获得弛豫的硅层。例如，在所述实施例中，生长工艺440使用含硅前导气体，如硅烷(SiH4)，乙硅烷(Si2H6)，丙硅烷(Si3H8)，二氯硅烷(DCS)(Si2H2Cl2)，其他合适的含硅前导气体，或其组合；包括He，N2，H2，Ar的载气，或其组合。在实例中，形成弛豫的硅层包括在H2载气中使用约50sccm到约500sccm的DCS流速，在约5Torr到约100Torr的室压中保持约50秒到约1000秒。另外，在所述实施例中，生长工艺440使用合适的生长温度，例如，生长温度是约650℃到约750℃。
在所述实施例中，由于衬底410(锗衬底)的晶格常数比弛豫的种子层448(硅层)的晶格常数大得多，因此两种材料之间的应力太大以至于弛豫的种子层448保持其内在的晶格常数。因此弛豫的种子层448的晶格常数与衬底410不同，从而产生衬底410和弛豫的种子层448之间的晶格失配。例如，在所述实施例中，弛豫的种子层448的平均晶格常数从衬底410(在所述实施例中，是硅衬底)的平均晶格常数变化约
Figure BSA00000599449800191
到约
Figure BSA00000599449800193
更具体地说，弛豫的外延层448的平均晶格常数比衬底410的平均晶格常数低约
Figure BSA00000599449800194
到约
Figure BSA00000599449800195
在图21中，外延生长工艺460在弛豫的种子层448上方形成弛豫的外延层464，从而部分地填充沟槽132。弛豫的外延层464的厚度是约40nm到约70nm。在实例中，弛豫的外延层464的厚度是约30nm到约50nm。在所述实施例中，通过外延工艺形成弛豫的外延层464，调整外延工艺以产生具有低Ge浓度的硅锗层。例如，在所述实施例中，弛豫的外延层464是Ge浓度为约15％到40％的硅锗层，更具体地说，Ge浓度为从约15％到30％。弛豫的外延层464可以具有梯度的Ge掺杂浓度。例如，弛豫的外延层464和弛豫的种子层448的界面处的Ge浓度可以低于弛豫的外延层464的顶表面处的Ge浓度，其中Ge浓度从界面到顶表面逐渐增加。
通过选择性的外延生长工艺形成弛豫的外延层464，可以使用CVD沉积技术(如，LPCVD，APCVD，PECVD，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))，分子束外延，其他合适的技术，或其组合。外延工艺可以使用气体和/或液体前体。例如，在所述实施例中，CVD外延生长工艺使用含硅前导气体，如硅烷(SiH4)，乙硅烷(Si2H6)，丙硅烷(Si3H8)，二氯硅烷(DCS)(Si2H2Cl2)，其他合适的含硅前导气体，或其组合；含锗前导气体，如锗烷(GeH4)，乙锗烷(Ge2H6)，四氯化锗(GeCl4)，二氯化锗(GeCl2)，其他合适的含锗前导气体，或其组合；包括He，N2，H2，Ar的载气，其他合适的载气，或其组合。在实例中，形成具有较低Ge浓度的硅锗层包括在H2载气中使用约50sccm到约500sccm的DCS流速，约50sccm到约300sccm的GeH4流速，在约5Torr到约80Torr的室压中保持约60秒到约600秒。另外，在所述实施例中，生长工艺460使用合适的生长温度。例如，外延生长工艺460可以使用约630℃到约700℃的生长温度。
通常，弛豫的外延层464呈现出弛豫的种子层448的晶格结构和晶向(也就是晶格常数)。然而，在所述实施例中，由于外延层464是硅锗，弛豫的种子层448是硅，并且与弛豫的种子层448的厚度相比，外延层464的厚度相对大，因此外延层464基本上保持其内在晶格常数，导致外延层464和弛豫的种子层448之间的晶格失配。大晶格失配确保外延层464处于弛豫的状态，因此，提供弛豫的外延层464。弛豫的外延层464的晶格常数与衬底410的晶格常数不同。例如，在所述实施例中，弛豫的外延层464的平均晶格常数从衬底410(在所述实施例中，是硅衬底)的平均晶格常数变化约
Figure BSA00000599449800201
到约更具体地说，弛豫的外延层464的平均晶格常数比衬底410的平均晶格常数低约
Figure BSA00000599449800203
到约
Figure BSA00000599449800204
在图22中，外延生长工艺470形成位于弛豫的外延层464上方的外延层474，从而填充沟槽132。外延层474的厚度是约20nm到约70nm。在实例中，外延层474的厚度是约20nm到约50nm。在所述实施例中，通过外延工艺形成弛豫的外延层474，调整外延工艺以产生具有高Ge浓度的硅锗层，尤其是具有比弛豫的外延层464高的Ge浓度。例如，在所述实施例中，弛豫的外延层474是Ge浓度为约35％到70％的硅锗层。外延层474可以具有梯度的Ge掺杂浓度。例如，外延层474和弛豫的外延层464的界面处的Ge浓度可以低于外延层474的顶表面处的Ge浓度，其中Ge浓度从界面到顶表面逐渐增加。在实例中，外延层474具有梯度的Ge剖面，其中Ge浓度的范围是从35％到70％，外延层474和弛豫的外延层464的界面处的Ge浓度是35％，而外延层474的顶表面处的Ge浓度是70％。
通过选择性的外延生长工艺形成外延层474，可以使用CVD沉积技术(如，LPCVD，APCVD，PECVD，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))，分子束外延，其他合适的技术，或其组合。外延工艺可以使用气体和/或液体前体。例如，在所述实施例中，CVD外延生长工艺使用含硅前导气体，如硅烷(SiH4)，乙硅烷(Si2H6)，丙硅烷(Si3H8)，二氯硅烷(DCS)(Si2H2Cl2)，其他合适的含硅前导气体，或其组合；含锗前导气体，如锗烷(GeH4)，乙锗烷(Ge2H6)，四氯化锗(GeCl4)，二氯化锗(GeCl2)，其他合适的含锗前导气体，或其组合；包括He，N2，H2，Ar的载气，其他合适的载气，或其组合。在实例中，形成具有较高Ge浓度的硅锗层包括在H2载气中使用约30sccm到约300sccm的DCS流速，约100sccm到约1000sccm的GeH4流速，在约10Torr到约200Torr的室压中保持约60秒到约30分钟。另外，在所述实施例中，生长工艺470使用合适的生长温度。例如，外延生长工艺470可以使用约530℃到约630℃的生长温度。
通常，弛豫的外延层474呈现出弛豫的外延层464的晶格结构和晶向(也就是晶格常数)。然而，由于外延层474的Ge浓度高于弛豫的外延层464，因此外延层474的晶格常数不同于并且高于弛豫的外延层464，同时仍然保持不同于并且小于衬底410的晶格常数。例如，在所述实施例中，外延层474的平均晶格常数从衬底410(在所述实施例中，是锗衬底)的平均晶格常数变化约
Figure BSA00000599449800211
到约
Figure BSA00000599449800212
更具体地说，外延层474的平均晶格常数比衬底410的平均晶格常数低约到约
Figure BSA00000599449800214
由于外延层474(在所述实施例中，是具有高锗浓度的外延硅锗层)的内在晶格常数小于外延层474的实际晶格常数(取自下面的虚拟衬底(弛豫的外延层464))，因此在外延层474中引发应变，尤其是拉伸应变。外延层474的拉伸应变因此引起沟道(在锗衬底410中)中的压缩应变，从而提高沟道中的电子迁移率。
种子层448，弛豫的外延层464，以及外延层474形成源极和漏极(S/D)应力源480，其对PFET器件提供单向应力。更具体地说，通过形成晶格常数与衬底(衬底410)不同的“虚拟衬底”(弛豫的外延层464)，使得外延层(外延层474)的内在晶格常数与外延层下面的虚拟衬底(弛豫的外延层464)不同，S/D应力源480提供带有锗衬底的压缩应变的硅锗层(外延层474)。在所述实施例中，可以通过提高外延层474(弛豫的外延硅锗层(虚拟衬底)))的锗浓度而提高应变水平。由于S/D应力源480包括用于现有集成电路器件制造工艺的材料，如传统的CMOS工艺，因此形成S/D应力源的工艺容易实施到现有的制造工艺中。S/D应力源480也可以应用到平面和非平面器件中，如FinFET。
集成电路器件400可以包括额外的部件，额外的部件可以通过随后的工艺形成。例如，可以实施注入，扩散，和/或退火工艺以在源极和漏极区域中，尤其是在S/D应力源480中形成重掺杂的源极和漏极(HDD)部件。可以在源极和漏极区域中，尤其是在S/D应力源480中形成硅化物部件。可以通过硅化工艺形成硅化物部件，如自对准硅化物(自对准硅化物)工艺。各种接触/通孔/线和多层互连部件(如金属层和层间介质)可以形成在衬底410上方，设置成连接集成电路器件400的各个部件或结构。额外的部件可以为包括栅极结构220和221的器件400提供电互连。例如，多层互连包括纵向互连，如传统的通孔或接触，以及横向互连，如金属线。各种互连部件可以使用各种导电材料，包括铜，钨，和/或硅化物。在一个实例中，使用镶嵌和/或双镶嵌工艺形成与铜相关的多层互连结构。
因此，本公开提供了集成电路器件，该集成电路器件对它们的沟道显示出最大的应变，以及制造该带有最大应变的集成电路器件的方法。可以通过使用现有的集成电路制造材料形成虚拟衬底而获得最大的应变。应该注意到，集成电路器件100，200，300，和/或400中的FETs可以在单个的集成电路器件中制造。虽然以上详细描述了集成电路器件的各种优点，但是不同的实施例可以具有不同的优点，并且没有特定的优点是必须被任何实施例需要的。
本发明提供了许多不同的实施例。例如，本发明提供了可以提高载体迁移率的各种源极/漏极应力源和制造这些源极/漏极应力源的方法。在实施例中，半导体器件包括第一材料的衬底；设置在衬底上方的栅极堆叠件，栅极堆叠件插入衬底的源极区域和漏极区域中；和形成在衬底的源极和漏极区域中的应变的部件。应变的部件包括设置在衬底上的第二材料的种子层，第二材料与第一材料不同；设置在种子层上方的弛豫的外延层；和设置在弛豫的外延层上方的外延层。种子层的晶格常数可以从衬底的晶格常数变化约
Figure BSA00000599449800231
到约
Figure BSA00000599449800232
弛豫的外延层的晶格常数可以从衬底的晶格常数变化约到约
Figure BSA00000599449800234
外延层的晶格常数可以与弛豫的外延层的晶格常数基本相同。
在实例中，衬底是硅衬底；弛豫的外延层是弛豫的硅锗外延层；而且外延层是硅外延层。种子层可以是锗浓度大于弛豫的外延硅锗层的锗浓度的弛豫的硅锗层。弛豫的外延硅锗层的锗浓度可以比弛豫的硅锗层的锗浓度低至少10％。种子层可以是硅碳层。硅碳层的碳浓度可以是约2％到约5％。种子层可以是碳相干断裂层。
在另一个实例中，衬底是锗衬底；种子层是弛豫的硅层；弛豫的外延层是具有第一锗浓度的弛豫的硅锗外延层；而且外延层是具有比第一锗浓度高的第二锗浓度的硅锗外延层。第一锗浓度可以是约20％到约40％，而第二锗浓度可以是约35％到约70％。
在另一个实施例中，器件包括具有第一晶格常数(a1)衬底；和形成在衬底中的应变的部件。应变的部件包括设置在衬底上方的种子层，种子层具有与衬底的第一晶格常数(a1)不同的第二晶格常数(a2)；设置在种子层上方的第一外延层，第一外延层具有与衬底的第一晶格常数(a1)不同的第三晶格常数(a3)；和设置在第一外延层上方的第二外延层，第二外延层具有与衬底的第一晶格常数(a1)不同的第四晶格常数(a4)。在实例中，a2＞a3＞a4＞a1。第一外延层可以是具有梯度锗剖面的硅锗层。在实例中，衬底是硅衬底；种子层是具有第一锗浓度的硅锗种子层；第一外延层是具有低于第一锗浓度的第二锗浓度的硅锗外延层；而且第二外延层是含硅外延层。第二锗浓度可以比第一锗浓度低至少10％。硅锗种子层可以是外延生长的硅锗种子层。
在又一个实施例中，本文中描述的形成器件的方法包括提供第一材料的衬底；在衬底中形成沟槽；在沟槽中衬底上方形成第二材料的种子层，第二材料与第一材料不同；在沟槽中的种子层上方形成弛豫的外延层；以及在沟槽中的弛豫的外延层上方形成外延层。在实例中，提供第一材料的衬底包括提供硅衬底；以及在沟槽中衬底上方形成第二材料的种子层包括生长弛豫的硅锗层，硅碳层，和碳相干断裂层之一。形成种子层可以包括在生长弛豫的硅锗层，硅碳层，和碳相干断裂层之一之后实施退火工艺。在实例中，生长弛豫的硅锗层可以包括调整生长工艺使得弛豫的硅锗层的锗浓度大于或等于约40％。在另一个实例中，生长硅碳层可以包括调整生长工艺使得硅碳层的碳浓度是约2％到约5％。在又一个实施例中，生长碳相干断裂层可以包括调整生长工艺使得形成碳簇的层。调整生长工艺使得碳簇的层形成可以包括在约50sccm到约500sccm的流速下使用包括单甲基硅烷(SiH3(CH3))含碳前导气体。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一材料的衬底；
设置在所述衬底上方的栅极堆叠件，所述栅极堆叠件插入到所述衬底的源极区域和漏极区域中；以及
形成在所述源极和漏极区域中的衬底中的应变的部件，其中所述应变的部件包括：
设置在所述衬底上方的第二材料的种子层，所述第二材料与所述第一材料不同，
设置在所述种子层上方的弛豫的外延层，以及
设置在所述弛豫的外延层上方的外延层。
2.根据权利要求1所述的半导体器件，其中所述种子层的晶格常数与所述衬底的晶格常数变化约
Figure FSA00000599449700011
到约
3.根据权利要求1所述的半导体器件，其中所述弛豫的外延层的晶格常数从所述衬底的晶格常数变化约
Figure FSA00000599449700013
到约
4.根据权利要求3所述的半导体器件，其中所述外延层的晶格常数与所述弛豫的外延层的晶格常数基本相同。
5.根据权利要求1所述的半导体器件，其中：
所述衬底是硅衬底；
所述弛豫的外延层是弛豫的硅锗外延层；以及
所述外延层是含硅外延层。
6.根据权利要求5所述的半导体器件，其中所述种子层是弛豫的硅锗层，所述驰豫的硅锗层的锗浓度大于所述弛豫的硅锗外延层的锗浓度。
7.根据权利要求6所述的半导体器件，其中所述弛豫的硅锗外延层的锗浓度比所述弛豫的硅锗层的锗浓度低至少10％。
8.根据权利要求5所述的半导体器件，其中所述种子层是硅碳层。
9.一种器件，包括：
具有第一晶格常数(a1)衬底；以及
形成在所述衬底中的应变的部件，包括：
设置在所述衬底上方的种子层，所述种子层具有与所述衬底的所述第一晶格常数(a1)不同的第二晶格常数(a2)，
设置在所述种子层上方的第一外延层，所述第一外延层具有与所述衬底的所述第一晶格常数(a1)不同的第三晶格常数(a3)，以及
设置在所述第一外延层上方的第二外延层，所述第二外延层具有与所述衬底的所述第一晶格常数(a1)不同的第四晶格常数(a4)。
10.一种方法，包括：
提供第一材料的衬底；
在所述衬底中形成沟槽；
在所述沟槽中的衬底上方形成第二材料的种子层，所述第二材料与所述第一材料不同；
在所述沟槽中的种子层上方形成弛豫的外延层；以及
在所述沟槽中的弛豫的外延层上方形成外延层。
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