CN103066123B - FinFET器件及其制造方法 - Google Patents

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Abstract

公开了半导体器件以及用于制造半导体器件的方法。示例性半导体器件包括衬底，和设置在衬底上方的第一介电层。半导体器件还包括缓冲层，设置在衬底的上方以及介电层的沟槽的第一壁和第二壁之间。半导体器件还包括绝缘体层，设置在缓冲层的上方以及介电层的沟槽的第一壁和第二壁之间。半导体器件还包括设置在第一介电层和绝缘体层上方的第二介电层。此外，半导体器件包括鳍结构，设置在绝缘体层上方以及第二介电层的沟槽的第一壁和第二壁之间。本发明还公开了FinFET器件及其制造方法。

Description

FinFET器件及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及一种半导体器件。
背景技术
半导体集成电路(IC)工业已经经历了快速发展。在IC演进的过程中，功能密度(即，每单位芯片面积互连器件的数量)普遍增加，同时几何尺寸(即，可以使用制造工艺制造的最小部件(或线))减小。这种比例缩小通常通过增加生产效率和降低相关成本来提供优势。这种比例缩小还增加了处理和制造IC的复杂度，并且对于将要实现的这些进步，需要IC制造的类似发展。
例如，随着半导体工业前进到追求更大器件密度、更高性能和更低成本的纳米技术工艺节点，在鳍状场效应晶体管(FinFET)器件的发展中导致制造和设计的双重挑战。尽管现有的FinFET器件以及制造FinFET器件的方法通常足以应对它们的预期目的，但它们还不能在所有方面都完全满足。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：衬底；第一介电层，设置在所述衬底的上方；缓冲层，设置在所述衬底的上方并在介电层的沟槽的第一壁和第二壁之间；绝缘体层，设置在所述缓冲层的上方，并在所述介电层的所述沟槽的所述第一壁和所述第二壁之间；第二介电层，设置在所述第一介电层和所述绝缘体层的上方；以及鳍结构，设置在所述绝缘体层的上方，并在所述第二介电层的沟槽的第一壁和第二壁之间。
该半导体器件还包括：栅极结构，设置在所述鳍结构的上方，所述栅极结构分离所述半导体器件的源极区域和漏极区域，所述源极区域和所述漏极区域限定出在其间的沟道区域。
在该半导体器件中，所述缓冲层为具有晶体结构的典型的III/V族材料，以及其中，所述绝缘体层为具有晶体结构的典型的III/V族材料。
在该半导体器件中，所述缓冲层包括：从由AlAs、AlAs/Ge、InP、InGaAs、InAs和InSb组成的组中所选择的材料，以及其中，所述绝缘体层包括从由AlAsSb、GaAsSb和InAlAs组成的组中所选择的材料。
在该半导体器件中，所述缓冲层包括大约3000埃至大约10000埃的厚度，以及其中，所述绝缘体层包括大约500埃至大约2000埃的厚度。
在该半导体器件中，所述缓冲层为纵横比限制(ART)层，并且其中，所述绝缘体层基本上没有位错。
在该半导体器件中，所述半导体器件为P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件或N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件中的一种，以及其中，在集成电路器件中包括所述半导体器件。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底；缓冲层，形成在所述衬底的上方并介于第一介电层之间；绝缘体层，形成在所述缓冲层上方并介于所述第一介电层之间；以及鳍结构，形成在所述绝缘体层上方并介于第二介电层之间，所述第二介电层形成在所述第一介电层的上方和所述绝缘体层的上方。
该半导体器件还包括：栅极介电层，设置在所述鳍结构的中心部分上；以及栅电极，设置在所述栅极介电层上方，所述栅电极横贯所述鳍结构，并分离所述半导体器件的应变的源极部件和漏极部件，所述应变的源极部件和漏极部件限定出在其间的所述鳍结构的沟道区域，其中，所述应变的源极部件和漏极部件包括典型的III/V族材料，以及其中，所述应变的源极部件和漏极部件和所述鳍结构的所述沟道区域具有不同的晶格常数。
该半导体器件还包括：所述缓冲层和所述绝缘体层之间基本上没有位错的界面；以及所述绝缘体层和所述鳍结构之间基本上没有位错的界面。
在该半导体器件中，所述缓冲层包括具有晶体结构的材料，并且其中，所述绝缘体层包括：具有晶体结构的高带隙材料。
在该半导体器件中，所述缓冲层包括介电材料，以及所述绝缘体层包括高带隙介电材料。
根据本发明的又一方面，还提供了一种用于制造半导体器件的方法，包括：提供衬底；在所述衬底上方沉积第一介电层；在所述第一介电层中形成第一沟槽，以暴露所述衬底的表面；在所述第一沟槽内的所述衬底的暴露表面的上方沉积缓冲层；使所述第一沟槽内的所述缓冲层凹进；在所述第一沟槽内的凹进的缓冲层的上方沉积绝缘体层；在包括所述绝缘体层的所述衬底的上方沉积第二介电层；在所述第二介电层中形成第二沟槽，以暴露所述绝缘体层的表面；在所述第二沟槽内的所述绝缘体层的暴露表面的上方形成鳍结构；以及去除所述第二介电层的一部分，以暴露所述鳍结构的侧壁。
该方法还包括：在沉积所述缓冲层之后以及在使所述缓冲层凹进之前，对包括所述缓冲层的所述衬底实施平整化工艺；在形成所述鳍结构之后以及在去除所述第二介电层的所述部分之前，对包括所述鳍结构的所述衬底实施平整化工艺；在包括暴露侧壁的所述鳍结构的上方形成栅极结构，所述栅极结构分离所述半导体器件的源极区域和漏极区域，所述源极区域和所述漏极区域限定出在其间的沟道区域；去除所述源极区域和所述漏极区域中的所述鳍结构；以及在所述源极区域和所述漏极区域中形成所述鳍结构的受应力的源极部件和漏极部件。
在该方法中，去除所述源极区域和所述漏极区域中的所述鳍结构包括：在所述半导体器件中形成凹进部并暴露所述绝缘体层的表面，以及其中，形成所述受应力的源极部件和漏极部件包括：在所述凹进部内的所述绝缘体层的暴露表面上方外延(epi)生长的所述源极部件和所述漏极部件。
在该方法中，形成所述栅极结构包括：在所述鳍结构的中心区域中，形成栅极介电层以及在所述栅极介电层的上方形成栅电极。
在该方法中，沉积所述缓冲层包括：外延生长典型的III/V族材料，以及其中，沉积所述绝缘体层包括外延生长典型的III/V族材料。
该方法中，沉积所述缓冲层包括利用纵横比限制(ART)方法，所述ART方法包括：外延生长所述缓冲层，使得所述第一沟槽被充分填充，以及在外延生长工艺期间通过在所述第一沟槽内横向地限制所述缓冲层的侧壁来限制所述缓冲层的位错，使得所述缓冲层的顶面基本上没有位错。
在该方法中，沉积所述绝缘体层包括外延生长基本没有位错的介电材料。
在该方法中，使所述缓冲层凹进包括在装置中实施湿蚀刻工艺，其中，沉积所述绝缘体层包括在所述装置中外延生长高带隙III/V族介电材料，以及其中，形成所述第二沟槽包括两个步骤的蚀刻工艺，包括：第一步骤，包括干蚀刻工艺；和第二步骤，包括湿蚀刻工艺，所述湿蚀刻工艺停止在所述绝缘体层上方。
附图说明
当结合附图进行阅读时，从以下详细描述中更好地理解本公开。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制并且只是为了说明的目的。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。
图1是根据本公开各个方面的制造半导体器件的方法的流程图。
图2至图11示出了根据图1的方法处于各个制造阶段的半导体器件的一个实施例的示意性截面侧视图。
图12示出了根据图1的方法处于制造的稍后阶段的图2至图11的半导体器件的一个实施例的透视图。
具体实施方式
以下公开提供了用于实施本发明不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅是实例，而不用于限制的目的。例如，以下描述中第一部件形成在第二部件上或之上可包括以直接接触的方式形成第一和第二部件的实施例，并且还包括可以在第一和第二部件之间形成附加部件使得第一和第二部件没有直接接触 的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，而且其本身没有指定所述各种实施例和/或结构之间的关系。此外，本文公开的部件可以以与本文所示示例性实施例不同的方式进行配置、组合或构造，而不背离本发明的范围。应该理解，本领域的技术人员能够想出实现本发明的原理的各种等价物，尽管这里没有明确描述。
可以受益于本发明一个或多个实施例的器件的实例为半导体器件。例如，这种器件为鳍状场效应晶体管(FinFET)。例如，FinFET器件可以为P型金属氧化物半导体(PMOS)FinFET器件、N型金属氧化物半导体(NMOS)FinFET器件或者包括PMOS FinFET器件和NMOS FinFET器件的互补金属氧化物半导体(CMOS)FinFET器件。以下发明将继续FinFET实例来示出本发明的各个实施例。然而，应该理解，本发明不应限于器件的具体类型，除非另有指定。
参照图1和图2至图12，以下统一描述方法100和半导体器件200。图1是根据本发明各个方面的用于制造集成电路器件/半导体器件的方法100的流程图。在本实施例中，方法100为用于制造包括鳍状场效应晶体管(FinFET)器件的半导体器件。
方法100开始于框102，其中，提供衬底并且在衬底上沉积第一介电层。在框104中，在第一介电层中形成第一沟槽。第一沟槽的形成可以包括：对掩模层进行图案化，并使用掩模层蚀刻第一介电层使得暴露衬底的表面。在框106中，在第一沟槽内的衬底的暴露表面的上方沉积缓冲层，并对包括缓冲层的衬底实施平整化工艺。可以沉积缓冲层使其基本上填满第一沟槽。可通过在第一沟槽内外延(epi)生长缓冲层来沉积缓冲层。可以实施平整化工艺，使得去除了缓冲层的过量材料。该方法继续到框108，其中，在第一沟槽内去除缓冲层的一部分，并在第一沟槽内的缓冲层的上方沉积绝缘层。去除缓冲层的一部分可以包括通过回蚀工艺使缓冲层凹进。沉积绝缘层可以包括在第一沟槽内的缓冲层的上方外延生长绝缘层。在框110中，在包括绝缘层的衬底的上方沉积第二介电层，并在第二介电层中形成第二沟槽。第二沟槽的形成可以包括：对掩模层进行图案化，并使用 掩模层蚀刻第二介电层，使得暴露绝缘层的表面。在框112中，通过在第二沟槽内的绝缘层的上方沉积半导体材料来形成鳍结构，并对包括鳍结构的衬底实施平整化工艺。形成鳍结构可以包括在第二沟槽内的绝缘层的上方外延生长半导体材料，使得半导体材料基本上填满第二沟槽。可以实施平整化工艺使得鳍结构的半导体材料的过量材料被去除。该方法继续到框114，其中，去除第二介电层的一部分。去除第二介电层可以包括蚀刻工艺使得暴露鳍结构的侧壁。该方法100继续到框116，其中，完成集成电路器件的制造。
其中，完成制造工艺可以包括在鳍结构的沟道区域的上方形成栅叠层，以及在半导体器件的S/D区域中形成源极和漏极(S/D)部件。形成栅叠层可以为先栅极或后栅极工艺。例如，在先栅极工艺中，形成栅叠层可以包括在中心区域中的鳍结构的上方沉积介电层，在介电层的上方形成栅极结构(例如，栅电极)，以及在栅极结构的壁上形成栅极隔离件并与半导体器件的S/D区域相邻。此后，可以通过在S/D区域中的半导体材料凹进并在S/D区域中沉积掺杂半导体材料来在S/D区域中形成S/D部件。掺杂半导体材料的沉积可以包括外延生长半导体材料。可以在方法100之前、之中和之后提供附加步骤，并且对于方法的其他实施例，可以替换或消除所描述的一些步骤。以下讨论示出了可以根据图1的方法100制造的半导体器件的各个实施例。
图2至图11示出了根据图1的方法处于各个制造阶段的半导体器件的一个实施例的示意性截面侧视图。此外，图12示出了根据图1的方法处于稍后制造阶段的图2至图11的半导体器件的一个实施例的透视图。注意，在本发明中，该半导体器件为FinFET器件。FinFET器件包括任何基于鳍的多栅极晶体管。FinFET器件200可包括在微处理器、存储单元和/或其他集成电路器件中。为了清楚，简化了图2至图12以更好地理解本发明的发明概念。可以在FinFET器件200中增加附加部件，并且在半导体器件200的其他实施例中可以替换或消除以下描述的一些部件。
参照图2，FinFET器件200包括衬底(例如，晶圆)210。衬底210为块状衬底，其包括例如硅、硅锗和/或锗或者任何其他适当的材料。可选 地，衬底210包括元素半导体；化合物半导体，诸如碳化硅、砷化镓、磷化稼、磷化铟、砷化铟和/或锑化铟；或者它们的组合。可选地，衬底210包括绝缘体上硅(SOI)衬底。SOI衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其他适当方法制造。衬底210可以包括：各种掺杂区域和其他适当部件。在上述可选实施例中，衬底210可以进一步包括：外延(epi)硅、外延(epi)锗和/或外延(epi)硅锗。
进一步参照图2，衬底210上方沉积的是第一介电层212。第一介电层212通过任何适当的工艺形成为任何适当的厚度。在本实施例中，第一介电层212包括氧化硅，并通过CVD或热氧化工艺将该第一介电层形成为大约3000埃至大约5000埃的厚度。可选地，第一介电层212包括介电材料，诸如：高k介电材料、其他适当介电材料或它们的组合。在特定实施例中，第一介电层212形成为大约2000埃至大约10000埃的厚度。高k介电材料的实例包括：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当高k介电材料和/或它们的组合。热氧化工艺可以为干湿或湿式工艺。在各个实例中，氧化硅可以通过物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其他适当方法和/或它们的组合来形成。例如，CVD工艺可以使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。
参照图3，第一沟槽214形成在第一介电层212中。在本实施例中，第一沟槽214通过蚀刻工艺形成，使得暴露衬底210的表面。蚀刻工艺可包括湿蚀刻、干蚀刻工艺或它们的组合。在一个实例中，干蚀刻工艺可以包括形成光刻胶层，对光刻胶层进行图案化，蚀刻第一介电层212以及去除光刻胶层。在另一实例中，用于蚀刻第一介电层212的干蚀刻工艺可以包含包括含氟气体的化学物质。在又一实例中，干蚀刻的化学物质包括CF4、SF6或NF3。
参照图4，缓冲层216沉积在第一沟槽214内的衬底210的暴露表面上方。在本实施例中，沉积缓冲层216包括纵横比限制(ART)方法。ART 方法包括外延(epi)生长缓冲层216，使其基本上填满第一沟槽214(例如，将缓冲层216外延生长到至少3000埃的厚度)。ART方法在生长工艺期间通过横向限制缓冲层216的侧壁来限制由晶格失配(例如，衬底210和缓冲层216的晶格之间的失配)所引起的缺陷。换句话说，限制起源于衬底210和缓冲层216的界面的缺陷(例如，位错(dislocation))。如此，缓冲层216的上部中的缺陷(例如，位错)被最小化或消除。期望缓冲层216的缺陷最小化，因为随着缺陷的最小化衬底损耗也最小。
选择缓冲层材料，使得随着缓冲层216的生长消除了由晶格失配引起的缺陷。缓冲层216可以为介电材料、高/低带隙材料(high/low band material)或导电材料。在本实施例中，缓冲层216包括具有晶体结构的典型的III/V族材料，例如，缓冲层216包括从由AlAs、AlAs/Ge、InP、In(Ga)As、InAs和InSb组成的组中所选择的材料。可选地，缓冲层216包括晶格常数足够接近衬底210的晶格常数的任何适当材料，使得缓冲层216外延生长，朝向缓冲层216的上部不存在缺陷(例如，位错)。
参照图5，对包括缓冲层216的衬底210实施平整化工艺。在本实施例中，平整化工艺包括应用于FinFET器件200的化学机械抛光(CMP)工艺，以去除缓冲层216的过量部分。可以实施平整化工艺，使得缓冲层216的顶面与第一介电层212的顶面在一个平面中。
参照图6，缓冲层216在第一沟槽214内凹进。在本实施例中，使缓冲层216凹进包括通过回蚀FinFET器件200的第一沟槽214中的过量缓冲层216材料的湿蚀刻工艺来去除缓冲层216的一部分，由此暴露沟槽214的侧壁的一部分。例如，将缓冲层216回蚀大约500埃至大约2000埃。湿蚀刻工艺可以包括包含HCl、Gl2的化学物质或者适合于缓冲层216材料的任何适当化学物质。可选地，蚀刻工艺可以包括干蚀刻工艺或者湿和干蚀刻工艺的组合。在一个实例中，干蚀刻工艺可以包括形成光刻胶层，图案化光刻胶层，蚀刻缓冲层216，以及去除光刻胶层。
参照图7，在图6的第一沟槽214内的缓冲层216的上方沉积绝缘体层218。绝缘体层218可沉积在与实施上述图6工艺相同的室内或通过相同机器来沉积。可以通过任何适当的工艺将绝缘体层218沉积为任何适当 厚度。例如，沉积绝缘体层218包括在图6的第一沟槽214中外延(epi)生长绝缘体层218。在本实施例中，绝缘体层218被沉积为大于约500埃的厚度，使得图6的第一沟槽214被充分填满。可选地，只要绝缘体层218可以用作绝缘结构，就可以沉积绝缘体层218使得图6的第一沟槽214没有被充分填满。在本实施例中，绝缘体层218包括具有晶体结构的高带隙III/V族材料，例如，绝缘体层218包括从由AlAsSb、GaAsSb、和InAlAs组成的组中选择的材料。可选地，绝缘体层218包括可用作隔离材料的任何适当的介电材料。可以选择绝缘体层218，使得缓冲层216的晶格常数基本上类似于绝缘体层218的晶格常数，从而在缓冲层216上方提供绝缘体层218的基本没有位错的沉积。此外，由于绝缘体层218下方的缓冲层216的顶面和/或界面基本上没有缺陷(例如，很少或没有位错)，所以用于形成绝缘体层218的沉积工艺提供了包括很少或没有缺陷(例如，位错)的绝缘体层218。由于绝缘体层218包括很少缺陷或没有缺陷，所以绝缘体层218的顶面和/或界面基本上没有缺陷，从而通过绝缘体层218和缓冲层216减小或者甚至消除了衬底损耗。
仍然参照图7，第二介电层220沉积在包括绝缘体层218的衬底210的上方。第二介电层220可以通过任何适当工艺沉积为任何适当厚度。介电层220的厚度限定随后形成的鳍结构的高度。在本实施例中，第二介电层220包括氧化硅，并通过CVD工艺形成为大约1000埃至大约3000埃的厚度。可选地，第二介电层220包括诸如高k介电材料、其他适当介电材料或它们的组合的介电材料。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高k介电材料和/或它们的组合。在各个实例中，氧化硅可以通过物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其他适当方法和/或它们的组合来形成。例如，CVD工艺可以使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。
参照图8，第二沟槽222形成在第二介电层220中。在本实施例中， 第二沟槽222通过蚀刻工艺形成，使得暴露绝缘体层218的表面(例如，蚀刻掉第二介电层220至少大约1000埃的厚度)。蚀刻工艺包括多步骤蚀刻组合工艺，包括湿蚀刻和干蚀刻工艺。例如，多步骤蚀刻工艺包括首先实施干蚀刻工艺以充分去除第二沟槽222内的第二介电层220，以及其次实施湿蚀刻工艺以去除沟槽内的剩余第二介电层220材料并停止在绝缘体层218上，从而暴露绝缘体层218的表面。在又一些实例中，多步骤蚀刻工艺包括实施干和/或湿蚀刻工艺的附加序列。可选地，多步骤蚀刻工艺包括首先实施湿蚀刻工艺，然后实施干蚀刻工艺。可选实施例还包括实施附加干和/或湿蚀刻工艺。可选地，蚀刻工艺包括仅实施湿蚀刻工艺或仅实施干蚀刻工艺。在一个实例中，湿蚀刻工艺可以包括包含HCl、Cl2的化学物质或者适合于第二介电层220材料的任何适当的化学物质。在一个实例中，干蚀刻工艺可以包括形成光刻胶层，图案化光刻胶层，蚀刻第二介电层220，以及去除光刻胶层。在另一实例中，用于蚀刻第二介电层220的干蚀刻工艺可以包含包括含氟气体的化学物质。在又一实例中，干蚀刻的化学物质包括CF4、SF6或NF3。
参照图9，形成FinFET器件200的鳍结构224。形成鳍结构224包括在第二沟槽222(参见图8)内的绝缘体层218的暴露表面的上方沉积材料。在本实施例中，沉积缓冲层216包括外延(epi)生长半导体材料，使其充分填充第二沟槽222(例如，将半导体材料外延生长为至少大约1000埃的厚度)。外延工艺可以包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(HUV-CVD))、分子束外延、和/或其他适当工艺。在本实施例中，鳍结构224的半导体材料包括诸如InAs、InGaAs、InGaSb、InP、AlSb等的典型III/V族材料。可选地，鳍结构包括Ge或任何其他适当半导体材料。
参照图10，对包括鳍结构224的FinFET器件200实施平整化工艺。在本实施例中，平整化工艺包括应用于FinFET器件200的化学机械抛光(CMP)工艺，以去除鳍结构224材料的过量部分。可以实施平整化工艺，使得鳍结构224的顶面与第二介电层220的顶面在相同平面中。
参照图11，使第二介电层220凹进以暴露鳍结构224的侧壁。在本实 施例中，使第二介电层220凹进可以包括光刻和蚀刻工艺(回蚀FinFET器件200的过量第二介电层220)，由此暴露鳍结构224的侧壁的一部分。例如，第二介电层220回蚀至少大约100埃。可选地，第二介电层220回蚀大约100埃至大约2600埃。可选地，使第二介电层220凹进包括去除第二介电层220的任何适当厚度，使得暴露鳍结构224的侧壁。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。在一个实例中，湿蚀刻工艺可以包括包含HCl、Cl2的化学物质或者适合于第二介电层220材料的任何适当化学物质。在一个实例中，干蚀刻工艺可以包括形成光刻胶层，图案化光刻胶层，蚀刻第二介电层220，以及去除光刻胶层。在另一实例中，用于蚀刻第二介电层220的干蚀刻工艺可以包含包括含氟气体的化学物质。在又一实例中，干蚀刻的化学物质包括CF4、SF6或NF3。
参照图12，FinFET器件200包括栅极结构226。栅极结构226横贯(traverse)鳍结构224，分离鳍结构224的源极和漏极(S/D)部件228。S/D部件228限定位于它们之间以及位于栅极结构226下方的沟道区域。栅极结构226可以包括栅极介电层230、栅电极232和栅极隔离件。栅极介电层230包括：诸如氧化硅、高k介电材料、其他适当的介电材料或它们的组合的介电材料。高k介电材料的实例包括：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当高k介电材料和/或它们的组合。栅电极232包括：多晶硅和/或包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或它们的组合的金属。栅极结构226可以包括多种其他层，例如：覆盖层、界面层、扩散层、阻挡层或它们的组合。硬掩模层可以形成在栅极结构226的上方。硬掩模层可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、其他适当材料或它们的组合。
栅极结构226通过适当工艺形成，包括沉积、光刻图案化和蚀刻工艺。沉积工艺包括：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压力CVD(APCVD)、电镀、 其他适当方法或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘焙)、其他适当工艺或它们的组合。可选地，通过其他方法实施或替换光刻曝光工艺，诸如无掩模光刻、电子束写入(electron-beam writing)和离子束写入(ion-beam writing)。在又一可选实施例中，光刻图案化工艺可以实施纳米压印技术。蚀刻工艺包括：干蚀刻、湿蚀刻和/或其他蚀刻方法。
可以在先栅极或后栅极工艺中形成栅电极232。例如，在先栅极工艺中，通过任何适当工艺形成栅极结构226，然后形成S/D部件228。例如，在形成栅极结构226之后，去除鳍结构224材料的暴露部分(例如，在S/D区域中)，而不去除鳍结构224材料的被覆盖部分(例如，在沟道区域中)。去除鳍结构224的暴露部分可以包括去除鳍结构224材料，从而在FinFET器件200中形成凹进并暴露绝缘体层218的表面。可选地，没有形成凹进和/或没有暴露绝缘体层218的表面。可以通过蚀刻工艺实施鳍结构224的暴露部分的去除。蚀刻工艺可以为干蚀刻工艺、湿蚀刻工艺或它们的组合。在去除鳍结构224材料的一部分之后，代替去除鳍结构224材料外延生长鳍结构224的S/D部件228。
如上所述，S/D部件228(其被施加应力)可以使用外延工艺形成。外延工艺可以包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他适当工艺。外延工艺可以使用气体或液体前体，其与鳍结构224和/或暴露的绝缘体层218的组成成分(例如，硅)反应。在本实施例中，S/D部件228包括诸如InGaAs、InP、GaSb、InAs、AlSb、InSb等的典型III/V族半导体材料。可选地，S/D部件228包括Ge或任何其他适当的半导体材料。
在后栅极工艺中，使用与先栅极工艺类似的工艺/材料；因此，这里不再重复这些工艺/材料。然而，先栅极工艺和后栅极工艺之间的差别在于后栅极工艺在S/D部件的形成期间使用伪栅极结构。此后，去除伪栅极结果并形成栅极最终结构。
在所示实施例中，FinFET器件200可以为PMOS器件或NMOS器件。 可以通过离子注入工艺在S/D部件沉积(生长)期间通过向外延工艺或者其随后的沉积生长工艺的源极材料添加n型杂质(诸如磷)和p型杂质(诸如硼)来掺杂S/D部件228。掺杂的外延层可以具有梯度掺杂轮廓。随后，可以实施CMP工艺以对应变的S/D部件228进行平整化。在形成应变的S/D部件228之前或之后，可以实施注入、扩散和/或退火工艺以在p型FinFET器件200(如果FinFET器件200为PMOS器件)或n型FinFET器件200(如果FinFET器件200为NMOS器件)的S/D部件228中形成重掺杂S/D(HDD)部件。
方法100和FinFET器件200的优点在于，缓冲层216使用横总比限制(ART)方法来限制缺陷(例如，位错)，从而使晶格失配最小，并且使得绝缘体层218更好地隔离鳍结构224的S/D部件228。如此，降低或者甚至消除FinFET器件的衬底泄露，从而提高了FinFET器件200的效率和载流子迁移率。此外，在当前处理中容易实施所公开的用于实现本文所述FinFET器件200的方法。不同的实施例可以具有不同的优点，并且没有特定优点是任何实施例都具备的。
FinFET器件200可以包括可以通过随后处理形成的附加部件。例如，各种接触/通孔/线和多层互连部件(例如，金属层和层间电介质)可以形成在衬底210的上方，被配置为连接FinFET器件200的各个部件或结构。附加部件可以提供与FinFET器件200的电互连。例如，多层互连包括诸如传统通孔或接触的垂直互连以及诸如金属线的水平互连。各种互连部件可以以包括铜、钨和/或硅化物的各种导电材料实施。在一个实例中，将镶嵌和/或双镶嵌工艺用于形成与铜相关的多层互连结构。
因此，提供了一种半导体器件。示例性半导体器件包括衬底，和设置在衬底上方的第一介电层。半导体器件还包括缓冲层，设置在衬底的上方以及介电层的沟槽的第一壁和第二壁之间。半导体器件还包括绝缘体层，设置在缓冲层的上方以及介电层的沟槽的第一壁和第二壁之间。半导体器件还包括设置在第一介电层和绝缘体层上方的第二介电层。此外，半导体器件包括鳍结构，设置在绝缘体层上方以及第二介电层的沟槽的第一壁和第二壁之间。
在一些实施例中，半导体器件还包括设置在鳍结构上方的栅极结构。栅极结构分离半导体器件的源极区域和漏极区域。源极区域和漏极区域限定出在其间的沟道区域。
在一些实施例中，缓冲层为具有晶体结构的典型III/V族材料，并且绝缘体层为具有晶体结构的典型III/V族材料。在各个实施例中，缓冲层包括从由InP、InGaAs和InSb组成的组中选择的材料，并且绝缘体层包括从由AlAsSb和InAlAs组成的组中选择的材料。在特定实施例中，缓冲层包括大约3000埃至大约10000埃的厚度，而绝缘体层包括大约500埃至大约2000埃的厚度。在一些实施例中，缓冲层为纵横比限制(ART)层，而绝缘体层基本上没有位错。在各个实施例中，半导体器件为P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件或N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件中的一种，并且半导体器件包括在集成电路器件中。
还提供了半导体器件的可选实施例。示例性半导体器件包括衬底和形成在衬底上方并介于第一介电层之间的缓冲层。半导体器件还包括形成在缓冲层上方并介于第一介电层之间的绝缘体层。此外，半导体器件还包括形成在绝缘体层上方并介于第二介电层之间的鳍结构，第二介电层形成在第一介电层的上方和绝缘体层的上方。
在一些实施例中，半导体器件还包括设置在鳍结构的中心部分上方的栅极介电层和设置在介电层上方的栅电极。栅电极横贯鳍结构，并分离半导体器件的应变的源极部件和漏极部件。应变的源极部件和漏极部件在它们之间限定出在其间的鳍结构的沟道区域。应变的源极部件和漏极部件包括典型III/V族材料。应变的源极部件和漏极部件和鳍结构的沟道区域具有不同的晶格常数。在各个实施例中，半导体器件还包括缓冲层和绝缘体层之间基本上没有位错的界面以及绝缘体层和鳍结构之间基本上没有位错的界面。
在一些实施例中，缓冲层包括具有晶体结构的材料，并且绝缘体层包括具有晶体结构的材料。在各个实施例中，缓冲层包括介电材料，而绝缘体层包括高带隙介电材料。
还提供了一种方法。该方法包括提供衬底以及在衬底上沉积第一介电层。该方法还包括在第一介电层中形成暴露衬底表面的第一沟槽。该方法还包括在第一沟槽内的衬底的暴露表面的上方沉积缓冲层。该方法还包括使第一沟槽内的缓冲层凹进并在第一沟槽内的凹进缓冲层的上方沉积绝缘体层。该方法还包括在包括绝缘体层的衬底的上方沉积第二介电层。此外，该方法包括在第二介电层中形成暴露绝缘体层表面的第二沟槽。此外，该方法包括在第二沟槽内的绝缘体层的暴露表面的上方形成鳍结构以及去除暴露鳍结构侧壁的第二介电层的一部分。
在一些实施例中，该方法还包括：在沉积缓冲层之后以及在使缓冲层凹进之前，对包括缓冲层的衬底实施平整化工艺。该方法还包括：在形成鳍结构之后以及在去除第二介电层的一部分之前，对包括鳍结构的衬底实施平整化工艺。该方法还包括：在包括暴露侧壁的鳍结构的上方形成栅极结构。栅极结构分离半导体器件的源极区域和漏极区域。源极区域和漏极区域限定出在其间的沟道区域。该方法还包括：去除源极区域和漏极区域中的鳍结构，以及在源极区域和漏极区域中形成鳍结构的受应力的源极部件和漏极部件。
在一些实施例中，去除源极区域和漏极区域中的鳍结构包括：在半导体器件中形成凹进并暴露绝缘体层的表面，以及形成应变的源极部件和漏极部件包括在凹进内的绝缘体层的暴露表面上方外延(epi)生长的源极部件和漏极部件。在特定实施例中，形成栅极结构包括：在鳍结构的中心区域中，形成栅极介电层以及在栅极介电层的上方形成栅电极。在各个实施例中，沉积缓冲层包括：外延生长典型的III/V族材料，以及沉积绝缘体层包括外延生长典型的III/V族材料。在又一些实施例中，沉积缓冲层包括利用纵横比限制(ART)方法。ART方法包括：外延生长缓冲层，使得第一沟槽被充分填充，以及在外延生长工艺期间通过在第一沟槽内横向地限制缓冲层的侧壁来限制缓冲层的位错，使得缓冲层的顶面基本上没有位错。在特定实施例中，沉积绝缘体层包括外延生长基本没有位错的介电材料。在各个实施例中，使缓冲层凹进包括在装置中实施湿蚀刻工艺，沉积绝缘体层包括在装置中外延生长高带隙III/V族介电材料，以及形成第二沟槽包 括两个步骤的蚀刻工艺，包括：第一步骤，包括干蚀刻工艺；以及第二步骤，包括湿蚀刻工艺，湿蚀刻工艺停止在绝缘体层上方。
前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该意识到，使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域的技术人员还应该意识到，这种等效构造不背离本发明的主旨和范围，并且他们可以进行各种改变、替换和修改而不背离本发明的主旨和范围。

Claims (20)

1.一种半导体器件，包括：
衬底；
第一介电层，设置在所述衬底的上方；
缓冲层，设置在所述衬底的上方并在介电层的沟槽的第一壁和第二壁之间；
绝缘体层，设置在所述缓冲层的上方，并在所述介电层的所述沟槽的所述第一壁和所述第二壁之间；
第二介电层，设置在所述第一介电层和所述绝缘体层的上方；以及
鳍结构，设置在所述绝缘体层的上方，并在所述第二介电层的沟槽的第一壁和第二壁之间。
2.根据权利要求1所述的半导体器件，还包括：
栅极结构，设置在所述鳍结构的上方，所述栅极结构分离所述半导体器件的源极区域和漏极区域，所述源极区域和所述漏极区域限定出在其间的沟道区域。
3.根据权利要求1所述的半导体器件，其中，所述缓冲层为具有晶体结构的典型的III/V族材料，以及
其中，所述绝缘体层为具有晶体结构的典型的III/V族材料。
4.根据权利要求1所述的半导体器件，其中，所述缓冲层包括：从由AlAs、AlAs/Ge、InP、InGaAs、InAs和InSb组成的组中所选择的材料，以及
其中，所述绝缘体层包括从由AlAsSb、GaAsSb和InAlAs组成的组中所选择的材料。
5.根据权利要求1所述的半导体器件，其中，所述缓冲层包括3000埃至10000埃的厚度，以及
其中，所述绝缘体层包括500埃至2000埃的厚度。
6.根据权利要求1所述的半导体器件，其中，所述缓冲层为纵横比限制(ART)层，并且
其中，所述绝缘体层基本上没有位错。
7.根据权利要求1所述的半导体器件，其中，所述半导体器件为P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件或N型金属氧化物半导体(NMOS)鳍式场效应晶体管器件中的一种，以及
其中，在集成电路器件中包括所述半导体器件。
8.一种半导体器件，包括：
衬底；
缓冲层，形成在所述衬底的上方并介于第一介电层之间；
绝缘体层，形成在所述缓冲层上方并介于所述第一介电层之间；以及
鳍结构，形成在所述绝缘体层上方并介于第二介电层之间，所述第二介电层形成在所述第一介电层的上方和所述绝缘体层的上方。
9.根据权利要求8所述的半导体器件，还包括：
栅极介电层，设置在所述鳍结构的中心部分上；以及
栅电极，设置在所述栅极介电层上方，所述栅电极横贯所述鳍结构，并分离所述半导体器件的应变的源极部件和漏极部件，所述应变的源极部件和漏极部件限定出在其间的所述鳍结构的沟道区域，
其中，所述应变的源极部件和漏极部件包括典型的III/V族材料，以及
其中，所述应变的源极部件和漏极部件和所述鳍结构的所述沟道区域具有不同的晶格常数。
10.根据权利要求8所述的半导体器件，还包括：
所述缓冲层和所述绝缘体层之间基本上没有位错的界面；以及
所述绝缘体层和所述鳍结构之间基本上没有位错的界面。
11.根据权利要求8所述的半导体器件，其中，所述缓冲层包括具有晶体结构的材料，并且
其中，所述绝缘体层包括：具有晶体结构的高带隙材料。
12.根据权利要求8所述的半导体器件，其中，所述缓冲层包括介电材料，以及
所述绝缘体层包括高带隙介电材料。
13.一种用于制造半导体器件的方法，包括：
提供衬底；
在所述衬底上方沉积第一介电层；
在所述第一介电层中形成第一沟槽，以暴露所述衬底的表面；
在所述第一沟槽内的所述衬底的暴露表面的上方沉积缓冲层；
使所述第一沟槽内的所述缓冲层凹进；
在所述第一沟槽内的凹进的缓冲层的上方沉积绝缘体层；
在包括所述绝缘体层的所述衬底的上方沉积第二介电层；
在所述第二介电层中形成第二沟槽，以暴露所述绝缘体层的表面；
在所述第二沟槽内的所述绝缘体层的暴露表面的上方形成鳍结构；以及
去除所述第二介电层的一部分，以暴露所述鳍结构的侧壁。
14.根据权利要求13所述的用于制造半导体器件的方法，还包括：
在沉积所述缓冲层之后以及在使所述缓冲层凹进之前，对包括所述缓冲层的所述衬底实施平整化工艺；
在形成所述鳍结构之后以及在去除所述第二介电层的所述部分之前，对包括所述鳍结构的所述衬底实施平整化工艺；
在包括暴露侧壁的所述鳍结构的上方形成栅极结构，所述栅极结构分离所述半导体器件的源极区域和漏极区域，所述源极区域和所述漏极区域限定出在其间的沟道区域；
去除所述源极区域和所述漏极区域中的所述鳍结构；以及
在所述源极区域和所述漏极区域中形成所述鳍结构的受应力的源极部件和漏极部件。
15.根据权利要求14所述的用于制造半导体器件的方法，其中，去除所述源极区域和所述漏极区域中的所述鳍结构包括：在所述半导体器件中形成凹进部并暴露所述绝缘体层的表面，以及
其中，形成所述受应力的源极部件和漏极部件包括：在所述凹进部内的所述绝缘体层的暴露表面上方外延(epi)生长的所述源极部件和所述漏极部件。
16.根据权利要求14所述的用于制造半导体器件的方法，其中，形成 所述栅极结构包括：在所述鳍结构的中心区域中，形成栅极介电层以及在所述栅极介电层的上方形成栅电极。
17.根据权利要求13所述的用于制造半导体器件的方法，其中，沉积所述缓冲层包括：外延生长典型的III/V族材料，以及
其中，沉积所述绝缘体层包括外延生长典型的III/V族材料。
18.根据权利要求13所述的用于制造半导体器件的方法，其中，沉积所述缓冲层包括利用纵横比限制(ART)方法，所述纵横比限制方法包括：
外延生长所述缓冲层，使得所述第一沟槽被充分填充，以及
在外延生长工艺期间通过在所述第一沟槽内横向地限制所述缓冲层的侧壁来限制所述缓冲层的位错，使得所述缓冲层的顶面基本上没有位错。
19.根据权利要求13所述的用于制造半导体器件的方法，其中，沉积所述绝缘体层包括外延生长基本没有位错的介电材料。
20.根据权利要求13所述的用于制造半导体器件的方法，其中，使所述缓冲层凹进包括在装置中实施湿蚀刻工艺，
其中，沉积所述绝缘体层包括在所述装置中外延生长高带隙III/V族介电材料，以及
其中，形成所述第二沟槽包括两个步骤的蚀刻工艺，包括：
第一步骤，包括干蚀刻工艺；和
第二步骤，包括湿蚀刻工艺，所述湿蚀刻工艺停止在所述绝缘体层上方。
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