CN106654523A - 用于可重构多层全息天线的Si基SPiN二极管制备方法 - Google Patents
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Abstract
本发明公开一种用于可重构多层全息天线的Si基SPiN二极管制备方法，可重构多层全息天线(1)包括：半导体基片(11)、天线模块(13)、第一全息圆环(15)及第二全息圆环(17)；所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均包括依次串接的Si基SPiN二极管串，所述SPiN二极管制备方法包括：选取SOI衬底；刻蚀SOI衬底形成隔离槽，填充隔离槽形成隔离区；刻蚀SOI衬底形成P型沟槽和N型沟槽；在P型沟槽和N型沟槽内采用离子注入形成P型有源区和N型有源区；在SOI衬底上形成引线，采用本方法能够制备并提供适用于形成固态等离子天线的高性能SPiN二极管。
Description
技术领域
本发明属于半导体器件制造技术领域，涉及天线技术领域，尤其涉及一种用于可重构多层全息天线的Si基SPiN二极管制备方法。
背景技术
各类无线电通讯设备，如雷达、广播、电视等，都要通过天线来传递信号，要求天线具有较高的性能指标。
全息天线是一类特殊的天线形式，其设计思想独特，某些指标优于其他形式的天线，其设计理论和工程应用具有较高的研究和实用价值。具体地，全息天线是利用全息结构改变馈源辐射特性，以获得所需辐射的一种口径天线。全息天线的馈源不需要复杂的馈电网络，避免了微带天线阵列馈电网络的高损耗。而且，全息天线可以通过印刷电路板技术加工，馈源和全息板又放置在同一平面上，实现了低剖面，这是相对于反射面天线的一大优点。全息天线在实现高增益的同时，还具有低交叉极化的优良特性。
等离子体天线是一种将等离子体作为电磁辐射导向媒质的射频天线。等离子体天线的可利用改变等离子体密度来改变天线的瞬时带宽、且具有大的动态范围；还可以通过改变等离子体谐振、阻抗以及密度等，调整天线的频率、波束宽度、功率、增益和方向性动态参数；另外，等离子体天线在没有激发的状态下，雷达散射截面可以忽略不计，而天线仅在通信发送或接收的短时间内激发，提高了天线的隐蔽性，这些性质可广泛的应用于各种侦察、预警和对抗雷达，星载、机载和导弹天线，微波成像天线，高信噪比的微波通信天线等领域，极大地引起了国内外研究人员的关注，成为了天线研究领域的热点。
因此，如何制作一种SPiN二极管来应用于固态等离子天线就变得尤为重要。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种用于可重构多层全息天线的Si基SPiN二极管制备方法。
本发明的实施例提供了一种用于可重构多层全息天线的Si基SPiN二极管制备方法，其中，所述可重构多层全息天线(1)包括：半导体基片(11)、天线模块(13)、第一全息圆环(15)及第二全息圆环(17)；所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均采用半导体工艺制作于所述半导体基片(11)上；所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均包括依次串接的Si基SPiN二极管串；所述Si基SPiN二极管串包括多个串行连接的SPiN二极管；所述Si基SPiN二极管串包括多个串行连接的SPiN二极管，且所述SPiN二极管制备方法包括步骤如下：
(a)选取SOI衬底；
(b)刻蚀所述SOI衬底形成隔离槽，填充所述隔离槽形成隔离区，所述隔离槽的深度大于等于所述SOI衬底的顶层硅的厚度；
(c)刻蚀所述SOI衬底形成P型沟槽和N型沟槽；
(d)在所述P型沟槽和N型沟槽内采用离子注入形成P型有源区和N型有源区；
(e)在所述SOI衬底上形成引线，完成所述SPiN二极管的制备。
在本发明的一个实施例中，所述天线模块13包括第一SPiN二极管天线臂1301、第二SPiN二极管天线臂1302、同轴馈线1303、第一直流偏置线1304、第二直流偏置线1305、第三直流偏置线1306、第四直流偏置线1307、第五直流偏置线1308、第六直流偏置线1309、第七直流偏置线1310、第八直流偏置线1311；
其中，所述同轴馈线1303的内芯线和外导体分别焊接于所述第一直流偏置线1304和所述第二直流偏置线1305；
所述第一直流偏置线1304、所述第五直流偏置线1308、所述第三直流偏置线1306及所述第四直流偏置线1307沿所述第一SPiN二极管天线臂1301的长度方向分别电连接至所述第一SPiN二极管天线臂1301；
所述第二直流偏置线1305、所述第六直流偏置线1309、所述第七直流偏置线1310及所述第八直流偏置线1311沿所述第二SPiN二极管天线臂1302的长度方向分别电连接至所述第二SPiN二极管天线臂1302。
在本发明的一个实施例中，所述SPiN二极管包括P+区(27)、N+区(26)和本征区(22)，且还包括第一金属接触区(23)和第二金属接触区(24)；其中，所述第一金属接触区(23)一端电连接所述P+区(27)且另一端电连接至直流偏置线(1304、1305、1306、1307、1308、1309、1310、1311、15011、17011)或者相邻的所述SPiN二极管的所述第二金属接触区(24)，所述第二金属接触区(24)一端电连接所述N+区(26)且另一端电连接至所述直流偏置线(1304、1305、1306、1307、1308、1309、1310、1311、15011、17011)或者相邻的所述SPiN二极管的所述第一金属接触区(23)。
在上述实施例的基础上，刻蚀所述SOI衬底形成隔离槽，包括：
(b1)在所述SOI衬底表面形成第一保护层；
(b2)利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(b3)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述SOI衬底以形成所述隔离槽。
在上述实施例的基础上，所述第一保护层包括第一二氧化硅层和第一氮化硅层；相应地，步骤(b1)包括：
(b11)在所述SOI衬底表面生成二氧化硅以形成第一二氧化硅层；
(b12)在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。
在上述实施例的基础上，步骤(c)包括：
(c1)在所述SOI衬底表面形成第二保护层；
(c2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(c3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述SOI衬底以形成所述P型沟槽和N型沟槽。
在上述实施例的基础上，所述第二保护层包括第二二氧化硅层和第二氮化硅层；相应地，步骤(c1)包括：
(c11)在所述SOI衬底表面生成二氧化硅以形成第二二氧化硅层；
(c12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
在本发明的一个实施例中，所述P型沟槽和N型沟槽的底部距所述SOI衬底的顶层硅底部的距离为0.5微米～30微米。
在上述实施例的基础上，步骤(d)包括：
(d1)平整化所述P型沟槽和N型沟槽；
(d2)对所述P型沟槽和N型沟槽进行离子注入以形成第一P型有源区和第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P型沟槽侧壁和底部深度小于1微米的区域；
(d3)填充所述P型沟槽和N型沟槽以形成P型接触和N型接触；
(d4)对所述P型接触和N型接触所在区域进行离子注入以在所述SOI衬底的顶层硅内形成第二P型有源区和第二N型有源区。
在上述实施例的基础上，步骤(e)包括：
(e1)在所述SOI衬底上生成二氧化硅；
(e2)利用退火工艺激活所述P型有源区和N型有源区中的杂质；
(e3)在P型接触区和N型接触区光刻引线孔以形成引线；
(e4)钝化处理并光刻PAD以形成所述SPiN二极管。
由上可知，本发明实施例通过对SI基SPiN二极管的P区与N区采用了基于刻蚀的SOI深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强。并且，本发明制备的用于可重构多层全息天线的SPiN二极管采用了一种基于刻蚀的SOI深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。另外，常规制作SPiN二极管的P区与N区的制备工艺中，均采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响SPiN二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程
与现有技术相比，本发明的有益效果为：
第一、采用同轴电缆作为馈源，无复杂馈源结构；
第二、采用SPiN二极管作为天线的基本组成单元，只需通过控制其导通或断开，即可实现频率的可重构；
第三、通过对Si基SPiN二极管的P区与N区采用了基于刻蚀的SOI深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强。
第四、本发明制备的用于可重构多层全息天线的的Si基SPiN二极管采用了一种基于刻蚀的SOI深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响
第五、采用SPiN二极管作为全息结构的基本组成单元，可以灵活地定义全息结构图形，并提高了全息天线的增益和隐蔽性；
附图说明
为了清楚说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例提供的一种可重构多层全息天线的结构示意图；
图2为本发明实施例提供的一种天线模块的结构示意图；
图3为本发明实施例提供的一种SPiN二极管的结构示意图；
图4为本发明实施例的一种SPiN二极管的制作方法流程图；
图5a-图5s为本发明实施例的一种SPiN二极管的制备方法示意图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方案对本发明一种可重构多层全息天线作进一步详细描述。实例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施方案的部分和特征可以被包括在或替换其他实施方案的额部分和特征。本发明的实施方案的范围包括权利要求书的整个范围，以及权利要求书的所有可获得的等同物。
下面结合附图对本发明做进一步详细说明。
实施例一
请参见图1，图1为本发明实施例提供的一种可重构多层全息天线的结构示意图，该天线包括：半导体基片11天线模块13、第一全息圆环15及第二全息圆环17；所述天线模块13、所述第一全息圆环15及所述第二全息圆环17均采用半导体工艺制作于所述半导体基片11上；
所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均包括依次串接的Si基SPiN二极管串；
其中，请参见图4，图4为本发明实施例的一种SPiN二极管的制作方法流程图。所述SPiN二极管制备方法包括步骤如下：
(a)选取SOI衬底；
其中，采用SOI衬底的原因在于，对于多层全息天线由于其需要良好的微波特性，而SPiN二极管为了满足这个需求，需要具备良好的隔离特性和载流子即固态等离子体的限定能力，而SOI衬底由于其具有能够与隔离槽方便的形成SPiN隔离区域、二氧化硅(SiO2)也能够将载流子即固态等离子体限定在顶层硅中，所以优选采用SOI作为SPiN二极管的衬底。
(b)刻蚀所述SOI衬底形成隔离槽，填充所述隔离槽形成隔离区，所述隔离槽的深度大于等于所述SOI衬底的顶层硅的厚度；
(c)刻蚀所述SOI衬底形成P型沟槽和N型沟槽；
(d)在所述P型沟槽和N型沟槽内采用离子注入形成P型有源区和N型有源区；
(e)在所述SOI衬底上形成引线，完成所述SPiN二极管的制备。
请参见图2，图2为本发明实施例提供的一种天线模块的结构示意图。所述天线模块13包括第一SPiN二极管天线臂1301、第二SPiN二极管天线臂1302、同轴馈线1303、第一直流偏置线1304、第二直流偏置线1305、第三直流偏置线1306、第四直流偏置线1307、第五直流偏置线1308、第六直流偏置线1309、第七直流偏置线1310、第八直流偏置线1311；
其中，所述同轴馈线1303的内芯线和外导体分别焊接于所述第一直流偏置线1304和所述第二直流偏置线1305；
所述第一直流偏置线1304、所述第五直流偏置线1308、所述第三直流偏置线1306及所述第四直流偏置线1307沿所述第一SPiN二极管天线臂1301的长度方向分别电连接至所述第一SPiN二极管天线臂1301；
所述第二直流偏置线1305、所述第六直流偏置线1309、所述第七直流偏置线1310及所述第八直流偏置线1311沿所述第二SPiN二极管天线臂1302的长度方向分别电连接至所述第二SPiN二极管天线臂1302。
需要说明的是，上述仅以3段式的结构为例进行说明，但不以此为限，可以根据实际需求进行N段式的设计。
请参见图3，图3为本发明实施例提供的一种SPiN二极管的结构示意图。所述SPiN二极管包括P+区(27)、N+区(26)和本征区(22)，且还包括第一金属接触区(23)和第二金属接触区(24)；其中，所述第一金属接触区(23)一端电连接所述P+区(27)且另一端电连接至直流偏置线(1304、1305、1306、1307、1308、1309、1310、1311、15011、17011)或者相邻的所述SPiN二极管的所述第二金属接触区(24)，所述第二金属接触区(24)一端电连接所述N+区(26)且另一端电连接至所述直流偏置线(1304、1305、1306、1307、1308、1309、1310、1311、15011、17011)或者相邻的所述SPiN二极管的所述第一金属接触区(23)。
其中，刻蚀所述SOI衬底形成隔离槽，包括：
(b1)在所述SOI衬底表面形成第一保护层；
(b2)利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(b3)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述SOI衬底以形成所述隔离槽。
其中，所述第一保护层包括第一二氧化硅层和第一氮化硅层；相应地，步骤(b1)包括：
(b11)在所述SOI衬底表面生成二氧化硅以形成第一二氧化硅层；
(b12)在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。
其中，步骤(c)包括：
(c1)在所述SOI衬底表面形成第二保护层；
(c2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(c3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述SOI衬底以形成所述P型沟槽和N型沟槽。
其中，所述第二保护层包括第二二氧化硅层和第二氮化硅层；相应地，步骤(c1)包括：
(c11)在所述SOI衬底表面生成二氧化硅以形成第二二氧化硅层；
(c12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
其中，所述P型沟槽和N型沟槽的底部距所述SOI衬底的顶层硅底部的距离为0.5微米～30微米。
其中，步骤(d)包括：
(d1)平整化所述P型沟槽和N型沟槽；
(d2)对所述P型沟槽和N型沟槽进行离子注入以形成第一P型有源区和第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P型沟槽侧壁和底部深度小于1微米的区域；
其中，形成第一有源区的目的在于：在沟槽的侧壁形成一层均匀的重掺杂区域，该区域即为Pi和Ni结中的重掺杂区，而第一有源区的形成具有如下几个好处，以槽中填入多晶硅作为电极为例说明，第一、避免了多晶硅与Si之间的异质结与Pi和Ni结重合，导致的性能的不确定性；第二、可以利用多晶硅中杂质的扩散速度比Si中快的特性，进一步向P和N区扩散，进一步提高P和N区的掺杂浓度；第三、这样做防止了在多晶硅工艺过程中，多晶硅生长的不均性造成的多晶硅与槽壁之间形成空洞，该空洞会造成多晶硅与侧壁的接触不好，影响器件性能。
(d3)填充所述P型沟槽和N型沟槽以形成P型接触和N型接触；
(d4)对所述P型接触和N型接触所在区域进行离子注入以在所述SOI衬底的顶层硅内形成第二P型有源区和第二N型有源区。
其中，步骤(e)包括：
(e1)在所述SOI衬底上生成二氧化硅；
(e2)利用退火工艺激活所述P型有源区和N型有源区中的杂质；
(e3)在P型接触区和N型接触区光刻引线孔以形成引线；
(e4)钝化处理并光刻PAD以形成所述SPiN二极管。
本实施例制备的用于可重构多层全息天线的Si基SPiN二极管的P区与N区采用了基于刻蚀的SOI深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强。另外，本发明制备的用于可重构多层全息天线的Si基SPiN二极管采用了一种用于刻蚀的SOI深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
另外，常规制作SPiN二极管的P区与N区的制备工艺中，均采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响SPiN二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
实施例二
请参见图5a-图5s，图5a-图5s为本发明实施例的另一种SPiN二极管的制备方法示意图；在上述实施例一的基础上，以制备固态等离子区域长度为100微米的SI基SPiN二极管为例进行详细说明，具体步骤如下：
S10、选取SOI衬底。
请参见图5a，该SOI衬底101的晶向可以是(100)或者(110)或者(111)，此处不做任何限制，另外，该SOI衬底101的掺杂类型可以为n型，也可以是为p型，掺杂浓度例如为1014～1015cm-3的，即电阻率为40～1000Ω·cm，顶层Si的厚度例如为0.5～80μm。
S20、在该SOI衬底上形成第一保护层。
请参见图5b，可以利用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在SOI衬底101上连续生长两层材料，第一层可以是厚度在300～500nm的二氧化硅(SiO2)层201，第二层可以是厚度在1～3μm的氮化硅(SiN)层202。
S30、光刻隔离区。
请参见图5c，通过光刻工艺在上述保护层上形成隔离区。采用湿法刻蚀工艺刻蚀该氮化硅(SiN)层，形成隔离区图形，再采用干法刻蚀，形成例如宽为2～10μm，深1～81μm的隔离区301；本步骤中，优选隔离区为深槽隔离，这样做的好处在于，槽的深度大于等于顶层硅，保证了后续槽中二氧化硅(SiO2)与衬底二氧化硅(SiO2)的连接，形成完整的绝缘隔离。
S40、衬底氧化。
请参见图5d，光刻隔离区之后，利用CVD方法淀积二氧化硅(SiO2)材料401将深槽填满。可以理解的是，该二氧化硅(SiO2)材料401主要用于进行隔离，其可以由多晶硅等其他材料替代，此处不做任何限制。
S50、平整表面。
请参见图5e，利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)，去除表面二氧化硅(SiO2)层和氮化硅(SiN)层，使表面平整。
S60、在该SOI衬底上形成第二保护层。
请参见图5f，具体做法可以是：利用CVD的方法，在衬底上连续长两层材料，第一层为厚度在300～500nm的二氧化硅(SiO2)层601，第二层为厚度在400～600nm的氮化硅(SiN)层602。这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅(SiN)的应力隔离，使其不能传导进顶层Si，保证了顶层Si性能的稳定；基于氮化硅(SiN)与Si在干法刻蚀时的高选择比，利用氮化硅(SiN)作为干法刻蚀的掩蔽膜，易于工艺实现。
S70、光刻P、N区沟槽。
请参见图5g，具体做法可以是：光刻P、N区深槽，湿法刻蚀P、N区氮化硅(SiN)层，形成P、N区图形，干法刻蚀，形成宽2～8μm，深0.4～10μm的深槽701。刻蚀深槽的目的在于：形成杂质分布均匀、且高掺杂浓度的P、N区和和陡峭的Pi与Ni结，以利于提高i区等离子体浓度。
S80、沟槽平整化处理。
请参见图5h和图5i，具体做法可以是：衬底氧化，使深槽内壁形成10～50nm厚度的氧化层801，湿法刻蚀深槽内氧化层801，使槽内壁光滑。沟槽内壁光滑的目的在于：防止侧壁的突起形成电场集中区域，造成Pi和Ni结击穿。
S90、形成第一有源区。
请参见图5j，具体做法可以是：光刻P区深槽，采用带胶离子注入的方法对P区槽侧壁进行p+注入，使侧壁上形成薄的p+有源区1001，浓度达到0.5～5×1020cm-3，除掉光刻胶；光刻N区深槽，采用带胶离子注入的方法对N区槽侧壁进行n+注入，使侧壁上形成薄的n+有源区1002，浓度达到0.5～5×1020cm-3，除掉光刻胶。
S100、填充多晶硅。
请参见图5k，可以利用CVD的方法，在P、N区槽中淀积多晶硅1101，并将沟槽填满。采用多晶硅填充沟槽的目的在于：作为接触电极。当然，也可以采用金属、重掺杂多晶硅锗、重掺杂硅等材料来替换。
S110、平整表面。
请参见图5l，可以采用CMP方法去除表面多晶硅与氮化硅(SiN)层，使表面平整。
S120、生长多晶硅层。
请参见图5m，可以利用CVD的方法，在表面淀积一多晶硅层1301，厚度为200～500nm；
S130、形成第二有源区。
请参见图5n，可以通过光刻P区有源区，采用带胶离子注入方法进行p+注入，使P区有源区掺杂浓度达到0.5～5×1020cm-3，去除光刻胶，形成P接触1401；光刻N区有源区，采用带胶离子注入进行n+注入，使N区有源区掺杂浓度为0.5～5×1020cm-3，去除光刻胶，并形成N接触1402。
S140、形成P/N接触区。
请参见图5o，可以采用湿法刻蚀，刻蚀掉P、N接触区以外的多晶硅，形成P、N接触区。
S150、在表面形成二氧化硅(SiO2)。
请参见图5p，可以利用CVD的方法，在表面淀积二氧化硅(SiO2)层1601，厚度为500～1000nm。
S160、杂质激活。
在950-1150℃，退火0.5～2分钟，使离子注入的杂质激活、并且推进多晶硅中杂质。
S170、在P、N接触区光刻引线孔。
具体，请参照图5q，在二氧化硅(SiO2)层上光刻引线孔1701。
S180、形成引线。
请参照图5r，可以在衬底表面溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属；再在衬底表面溅射金属1801，光刻引线；
S190、钝化处理，光刻PAD。
请参照图5s，可以通过淀积氮化硅(SiN)形成钝化层1901，光刻PAD。最终形成SPiN二极管，作为制备可重构多层全息天线的材料。
综上所述，本文中应用了具体个例对本发明SPiN二极管及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种用于可重构多层全息天线的Si基SPiN二极管制备方法，其特征在于，所述可重构多层全息天线(1)包括：半导体基片(11)、天线模块(13)、第一全息圆环(15)及第二全息圆环(17)；所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均采用半导体工艺制作于所述半导体基片(11)上，其中，所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均包括依次串接的Si基SPiN二极管串；所述Si基SPiN二极管串包括多个串行连接的SPiN二极管，且所述SPiN二极管制备方法包括步骤如下：
(a)选取SOI衬底；
(b)刻蚀所述SOI衬底形成隔离槽，填充所述隔离槽形成隔离区，所述隔离槽的深度大于等于所述SOI衬底的顶层硅的厚度；
(c)刻蚀所述SOI衬底形成P型沟槽和N型沟槽；
(d)在所述P型沟槽和N型沟槽内采用离子注入形成P型有源区和N型有源区；
(e)在所述SOI衬底上形成引线，完成所述SPiN二极管的制备。
2.根据权利要求1所述的制备方法，其特征在于，所述天线模块(13)包括第一Si基SPiN二极管天线臂(1301)、第二Si基SPiN二极管天线臂(1302)、同轴馈线(1303)、第一直流偏置线(1304)、第二直流偏置线(1305)、第三直流偏置线(1306)、第四直流偏置线(1307)、第五直流偏置线(1308)、第六直流偏置线(1309)、第七直流偏置线(1310)、第八直流偏置线(1311)；
其中，所述同轴馈线(1303)的内芯线和外导体分别焊接于所述第一直流偏置线(1304)和所述第二直流偏置线(1305)；
所述第一直流偏置线(1304)、所述第五直流偏置线(1308)、所述第三直流偏置线(1306)及所述第四直流偏置线(1307)沿所述第一SPiN二极管天线臂(1301)的长度方向分别电连接至所述第一SPiN二极管天线臂(1301)；
所述第二直流偏置线(1305)、所述第六直流偏置线(1309)、所述第七直流偏置线(1310)及所述第八直流偏置线(1311)沿所述第二SPiN二极管天线臂(1302)的长度方向分别电连接至所述第二SPiN二极管天线臂(1302)。
3.根据权利要求2所述的制备方法，其特征在于，所述SPiN二极管包括P+区(27)、N+区(26)和本征区(22)，且还包括第一金属接触区(23)和第二金属接触区(24)；其中，
所述第一金属接触区(23)一端电连接所述P+区(27)且另一端电连接至直流偏置线(1304、1305、1306、1307、1308、1309、1310、1311、15011、17011)或者相邻的所述SPiN二极管的所述第二金属接触区(24)，所述第二金属接触区(24)一端电连接所述N+区(26)且另一端电连接至所述直流偏置线(1304、1305、1306、1307、1308、1309、1310、1311、15011、17011)或者相邻的所述SPiN二极管的所述第一金属接触区(23)。
4.如权利要求1所述的制备方法，其特征在于，刻蚀所述SOI衬底形成隔离槽，包括：
(b1)在所述SOI衬底表面形成第一保护层；
(b2)利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(b3)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述SOI衬底以形成所述隔离槽。
5.如权利要求4所述的制备方法，其特征在于，所述第一保护层包括第一二氧化硅层和第一氮化硅层；相应地，步骤(b1)包括：
(b11)在所述SOI衬底表面生成二氧化硅以形成第一二氧化硅层；
(b12)在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。
6.如权利要求1所述的制备方法，其特征在于，步骤(c)包括：
(c1)在所述SOI衬底表面形成第二保护层；
(c2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(c3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述SOI衬底以形成所述P型沟槽和N型沟槽。
7.如权利要求6所述的制备方法，其特征在于，所述第二保护层包括第二二氧化硅层和第二氮化硅层；相应地，步骤(c1)包括：
(c11)在所述SOI衬底表面生成二氧化硅以形成第二二氧化硅层；
(c12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
8.如权利要求6所述的制备方法，其特征在于，所述P型沟槽和N型沟槽的底部距所述SOI衬底的顶层硅底部的距离为0.5微米～30微米。
9.如权利要求1所述的制备方法，其特征在于，步骤(d)包括：
(d1)平整化所述P型沟槽和N型沟槽；
(d2)对所述P型沟槽和N型沟槽进行离子注入以形成第一P型有源区和第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P型沟槽侧壁和底部深度小于1微米的区域；
(d3)填充所述P型沟槽和N型沟槽以形成P型接触和N型接触；
(d4)对所述P型接触和N型接触所在区域进行离子注入以在所述SOI衬底的顶层硅内形成第二P型有源区和第二N型有源区。
10.如权利要求1所述的制备方法，其特征在于，步骤(e)包括：
(e1)在所述SOI衬底上生成二氧化硅；
(e2)利用退火工艺激活所述P型有源区和N型有源区中的杂质；
(e3)在P型接触区和N型接触区光刻引线孔以形成引线；
(e4)钝化处理并光刻PAD以形成所述SPiN二极管。
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Legal Events
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| PB01 | Publication | ||
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| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170510 |
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