KR101697826B1 - 콘택 구조체들 및 이들을 형성하는 방법들 - Google Patents

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Abstract

본 개시의 실시예들은 콘택 구조체들 및 이를 형성하는 방법들을 포함한다. 일 실시예는 반도체 디바이스를 형성하는 방법으로서, 이 방법은 기판 위에 콘택 영역을 형성하는 단계, 콘택 영역 및 기판 위에 유전체 층을 형성하는 단계, 및 콘택 영역의 일부를 노출시키기 위해 유전체 층을 관통하는 개구를 형성하는 단계를 포함한다. 이 방법은 콘택 영역의 노출된 부분 상에 개구의 측벽들을 따라 금속 실리사이드 층을 형성하는 단계, 및 유전체 층 내에 전도성 플러그를 형성하기 위해 개구를 전도성 물질로 채우는 단계를 더 포함하고, 전도성 플러그는 콘택 영역에 전기적으로 결합된다.

Description

콘택 구조체들 및 이들을 형성하는 방법들{CONTACT STRUCTURES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 콘택 구조체들 및 이들을 형성하는 방법들에 관한 것이다.
개인용 컴퓨터, 휴대폰, 디지털 카메라, 및 그 밖의 전자 기기 등의 다양한 전자 제품들에는 반도체 디바이스들이 사용된다. 통상적으로, 반도체 디바이스들은 절연 또는 유전체 물질 층, 도체 물질 층, 및 반도체 물질 층을 반도체 기판 위에 순차적으로 성막하고, 리소그래피를 이용하여 다양한 물질 층을 패터닝하고 그 위에 회로 컴포넌트 및 소자를 형성함으로써 제조된다.
반도체 산업은 최소 피처 사이즈의 지속적인 감소에 의해 다양한 전자 부품들(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도(integration density)를 지속적으로 개선해왔으며, 이로써 더 많은 컴포넌트들이 소정의 면적에 통합될 수 있다.
집적 회로들을 위한 전기 연결을 형성하기 위한 반도체 디바이스에는 금속 또는 반도체와 같은 도체 물질들이 사용된다. 디바이스들의 사이즈가 감소함에 따라, 도체 및 절연체에 대한 요구사항이 변경된다. 본 발명의 배경이 되는 기술은 국내등록특허공보 제10-0360396호에 개시되어 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라 다양한 피처들이 스케일 대로 그려지지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 2a 내지 도 2g는 일부 실시예에 따른 반도체 디바이스의 제조 시에 중간 스테이지들의 단면도들이다.
도 3은 일부 실시예에 따른 다른 반도체 디바이스의 단면도를 예시한다.
도 4는 일부 실시예에 따라 도 2a 내지 도 2g에 도시된 프로세스의 프로세스 흐름도를 예시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 여러 상이한 실시예 또는 예시들을 제공한다. 이하, 본 개시를 간략화하기 위해 컴포넌트 및 배열의 특정 예시들이 설명된다. 당연히, 이들은 단순 예시로서 제한하려는 것이 아니다. 예를 들어, 다음의 설명에서 제2 피처 위에 또는 제2 피처에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 피처들이 제1 피처와 제2 피처 사이에 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것으로서, 그것 자체가 설명된 다양한 실시예들 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 설명의 용이성을 위해, 밑(beneath), 아래(below), 하위(lower), 위(above), 상위(upper) 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시된 바와 같이 하나의 구성요소(들) 또는 피처의 다른 구성요소(들) 또는 피처(들)에 대한 관계를 설명하는데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 설명된 배향뿐 아니라 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하는 것을 의도한다. 장치는 달리 배향될 수 있으며(90도 또는 다른 배향으로 회전될 수 있음), 여기에 설명된 공간적으로 상대적인 기술어(descriptor)들 또한 마찬가지로 해석될 수 있다.
일반적으로, 본 개시의 실시예들을 사용하면, 반도체 디바이스들은 개선된 프로세스 안정성을 갖는 저저항 실리사이드 콘택을 레버리지할 수 있다. 특히, 본 개시는 콘택이 형성되기 전에 실리사이드를 형성하기 보다는 콘택 개구가 형성된 후 콘택 개구에 실리사이드를 형성한다. 이 프로세스에서, 콘택 개구 내에 캡핑 층이 형성되고, 캡핑 층 위에 금속 층이 형성된다. 그 후, 이들 층은 어닐링 되어 실리사이드 층을 형성한다. 콘택 개구가 형성된 후 캡핑 층을 형성함으로써, 콘택 개구 식각 프로세스, 유전체 층 형성 또는 캡핑 층 형성 전에 수행된 임의의 다른 프로세스들에 의해 캡핑 층 특성들이 영향을 받지 않는다. 이는 캡핑 층 형성을 위한 프로세싱 윈도우를 개선하고, 또한 콘택 형성을 위한 프로세스 안정성을 개선한다. 또한, 캡핑 층은 콘택 개구의 식각에 의해 일어나는 손상을 수선할 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스(100)의 단면도를 예시한다. 반도체 디바이스(100)는 기판(20), 능동 또는 수동 디바이스들(22), 콘택 층(24), 유전체 층(26), 및 콘택 구조체(50)를 포함한다. 콘택 구조체는 금속 실리사이드 층(40), 미반응 금속 층(unreacted metal layer; 32'), 접착 층(glue layer; 34), 및 전도성 플러그(42')를 포함한다.
기판(20)은 웨이퍼의 일부로서 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질을 포함할 수 있다. 다른 방법으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물(gallium arsenic), 인듐 비화물(indium arsenide), 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비화 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물이 사용될 수 있다. 또한, 기판(20)은 실리콘-온-인슐레이터(SOI) 기판을 포함할 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘-게르마늄-온-인슐레이터(SGOI), 또는 이들의 조합과 같은 반도체 물질 층을 포함한다. 기판(20)은 붕소, 알루미늄, 갈륨 등의 p형 도펀트로 도핑될 수 있지만, 널리 공지된 바와 같이 n형 도펀트로 도핑될 수도 있다.
기판(20)은 능동 및 수동 디바이스들(22)을 포함할 수 있다. 당업자는 반도체 디바이스(100)를 위한 설계의 구조적 요건 및 기능적 요건을 생성하기 위해 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 매우 다양한 디바이스들이 사용될 수 있다는 점을 인식할 것이다. 능동 및 수동 디바이스들(22)은 임의의 적절한 방법을 사용하여 형성될 수 있다. 기판(20)의 일부만이 도면에 예시되어 있는데, 이러한 일부는 예시적인 실시예를 완전히 설명하기에 충분하다.
기판(20) 위에 콘택 층(24)이 형성된다. 콘택 층(24)은 기판(20) 위에 도핑 영역을 포함할 수 있다. 일부 실시예에서, 콘택 층(24)은 기판(20)에 직접 형성되거나, 그 상부 표면에 형성된다. 콘택 층(24) 위에 유전체 층(26)이 형성된다. 유전체 층(26)은 실리콘 산화물, k가 낮은 유전체, 중합체 등 또는 이들의 조합과 같은 산화물로 형성될 수 있다.
콘택 구조체(50)는 유전체 층(26)을 관통하여 콘택 층(24)으로 연장되도록 형성된다. 콘택 구조체(50)는 유전체 층(26)의 개구에 형성될 수 있다(후술될 도 2a 내지 도 2f 참조). 콘택 구조체(50)는 콘택 층(24)과 유전체 층(26)을 직접 인접시키는 금속 실리사이드 층(40)을 포함한다. 금속 실리사이드 층(40)은 콘택 층(24)에 저저항 접촉을 제공하고, 콘택 층(24)에 대한 우수한 부착을 제공한다. 일부 실시예에서, 금속 실리사이드 층(40)은 콘택 층(24)으로부터 유전체 층(26)의 상부 표면(26A)으로 콘택 구조체(50)의 실질적인 측벽 전체를 따라 연장된다. 금속 실리사이드 층(40)은 콘택 층(24)의 상부 표면(24A)보다 낮게 연장되는 부분(40A)의 표면을 가질 수 있고, 금속 실리사이드 층(40)을 형성하기 위해 콘택 층(24)의 일부가 실리사이드화 프로세스(silicidation process) 중에 소모될 수 있다.
미반응 금속 층(32')은 금속 실리사이드 층(40) 위에 있다. 미반응 금속 층(32')은 금속 실리사이드 층(40)의 형성 중에 소모되지 않은 금속 층이다. 일부 실시예에서, 금속 실리사이드 층(40)의 형성 중에 실질적으로 전체 금속 층이 소모됨에 따라 미반응 금속 층(32')은 존재하지 않는다. 접착 층(34)은 미반응 금속 층(32')에 형성된다. 접착 층(34)은 차후 형성될 전도성 플러그(42') 사이의 부착을 개선하고, 또한 미반응 금속 층(32')(또한, 예를 들어, 도 2d에서의 실리사이드화 프로세스(silicidation process) 전의 금속 층(32))의 산화를 방지한다.
전도성 플러그(42')는 접착 층(34)에 형성되어 유전체 층(26)에 있는 개구의 남은 부분을 실질적으로 채울 수 있다. 일부 실시예에서, 전도성 플러그(42')는 유전체 층(26)의 상부 표면(26A)과 실질적으로 동일 평면 상에 있는 상부 표면(42A)을 갖는다.
도 2a 내지 도 2g는 일부 실시예에 따른 반도체 디바이스(100)의 제조 시에 중간 스테이지들의 단면도들이고, 도 4는 도 2a 내지 도 2g에 도시된 프로세스의 프로세스 흐름도이다. 도 2a를 참조하면, 콘택 층(24), 유전체 층(26), 및 개구(28)를 포함하는 프로세싱의 중간 스테이지에 반도체 디바이스(100)가 도시된다. 도 2a에 도시되어 있지 않지만, 콘택 층(24)은 기판(20) 위에 또는 기판(20)에 형성될 수 있다(단계 302).
콘택 층(24)은 기판(20) 위에 도핑 영역을 포함할 수 있다. 콘택 층은 실리콘, 실리콘 게르마늄, 실리콘 인화물, 실리콘 탄화물 등 또는 이들의 조합으로 형성될 수 있다. 콘택 층(24)은 기판(20)으로부터 또는 일부 다른 중간 구조체로부터 에피택셜 성장될 수 있다. 일부 실시예에서, 콘택 층(24)은 기판(20)에 형성된 리세스에 에피택셜 성장된다. 다른 실시예에서, 콘택 층(24)은 주입 프로세스를 이용하여 기판(20)의 일부를 도핑함으로써 형성된다. 예를 들어, 콘택 층(24)은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있다.
콘택 층(24) 위에 유전체 층(26)이 형성된다(단계 304). 유전체 층(26)은 실리콘 산화물과 같은 산화물, 보로포스포실리케이트 글라스(BPSG), 미도핑 실리사이드 글라스(USG), 불화 실리사이드 글라스(FSG), 탄소 도핑 산화물들과 같이 k가 낮은 유전체, 다공질 탄소 도핑 실리콘 이산화물과 같이 k가 극히 낮은 유전체, 폴리이미드와 같은 중합체 등, 또는 이들의 조합으로 형성될 수 있다. k가 낮은 유전체 물질들은 3.9보다 낮은 k 값을 가질 수 있다. 유전체 층(26)은 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition, ALD), 스핀-온-유전체(SOD) 프로세스 등, 또는 이들의 조합에 의해 성막될 수 있다. 일부 실시예에서, 유전체 층(26)은 층간 유전체(ILD)이다.
유전체 층(26)이 형성된 후, 유전체 층(26)을 관통하여 콘택 층(24)의 상부 표면(24A)으로 개구(28)가 형성될 수 있다(단계 306). 개구(28)는 예를 들어, 이방성 건식 식각(anisotropic dry etch)과 같은 수용 가능한 포토리소그래피 및 식각 기법들을 이용하여 형성될 수 있다.
일부 실시예에서, 개구의 형성은 포토레지스트와 같은 마스킹 물질을 포함한다. 이들 실시예에서, 포토레지스트(미도시)는 유전체 층 위에 성막되어 패터닝될 수 있다. 포토레지스트는 심자외선(DUV) 포토레지스트와 같은 종래의 포토레지스트 물질을 포함할 수 있고, 예를 들어, 스핀-온 프로세스를 이용하여 포토레지스트를 위치시킴으로써 유전체 층(26)의 상부 표면에 성막될 수 있다. 그러나, 다른 방법으로, 포토레지스트를 형성하거나 배치하는 임의의 다른 적절한 물질 또는 방법이 활용될 수 있다. 일단 포토레지스트가 형성되면, 포토레지스트는 에너지에 노출된 포토레지스트의 다른 부분들에서의 반응을 유도하기 위해 패터닝된 레티클(patterned reticle)을 통해 에너지, 예를 들어, 빛에 노출될 수 있다. 그 후, 포토레지스트는 현상될 수 있고, 포토레지스트에 개구들을 형성하는 포토레지스트의 부분들이 제거되는데, 개구들을 통해 유전체 층(26)의 상부 표면의 부분들을 노출시킨다. 포토레지스트가 패터닝된 후, 유전체 층(26)이 패터닝되어 개구(28)를 형성할 수 있다.
개구(28)가 형성된 후, 콘택 층(24)에 대한 식각 프로세스로부터의 자연 산화물(native oxide) 또는 임의의 잔류물을 제거하기 위해 옵션으로서 세척 프로세스가 수행될 수 있다(단계 308). 세척 프로세스는 HCl 용액을 사용하여 수행될 수 있고, 세척 시간은 예를 들어, 약 1분일 수 있다. 일부 실시예에서, 자연 산화물은 노출된 콘택 층(24)을 진공에서 또는 산소 또는 산화제(oxidizer)가 없는 환경에서 유지함으로써 회피될 수 있다.
도 2b는 유전체 층(26) 및 콘택 층(24) 위에 그리고 개구(28)에 캡핑 층(30)을 형성하는 것을 예시한다(단계 310). 일부 실시예에서, 캡핑 층(30)은 금속 실리사이드 층(40)을 형성하는 후속 프로세스에 의해 실질적으로 소모될 것이다. 캡핑 층(30)은 개구(28)의 식각에 의해 일어나는 콘택 층(24) 및 유전체 층(26)에 대한 임의의 손상을 수선할 수 있다. 또한, 캡핑 층(30)은 콘택 구조체(50)(도 2g 참조)과 유전체 층(26) 간의 부착을 증가시킬 수 있다.
캡핑 층(30)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 실리콘 인화물 등, 또는 이들의 조합으로 형성될 수 있다. 일부 실시예들에서, 캡핑 층(30)은 콘택 층과 실질적으로 동일한 물질 구성(material composition)을 갖는다. 예를 들어, 콘택 층(24)이 실리콘 게르마늄으로 형성된 실시예에서, 캡핑 층(30) 또한 실리콘 게르마늄으로 형성된다.
콘택 층(24)이 n형 금속 산화물 반도체 전계 효과 트랜지스터(NMOS)의 일부인 일 실시예에서, 캡핑 층(30)은 실리콘, 실리콘 인화물, 실리콘 탄화물 등, 또는 이들의 조합이다. 콘택 층(24)이 p형 금속 산화물 반도체 전계 효과 트랜지스터(PMOS)의 일부인 일 실시예에서, 캡핑 층(30)은 실리콘, 게르마늄, 실리콘 게르마늄 등 또는 이들의 조합으로 형성된다. 도 2b에 예시된 바와 같이, 캡핑 층(30)은 콘택 층(24)에 인접한 부분(30A), 개구(28)의 측벽을 따라 연장되어 유전체 층(26)에 인접한 부분들(30B), 및 유전체 층(26) 위로 연장되어 이에 인접한 부분들(30C)을 포함한다. 일부 실시예에서, 캡핑 층(30)은 CVD, ALD, PVD 등 또는 이들의 조합에 의해 약 10Å 내지 약 200Å의 두께로 형성된다. 캡핑 층(30)은 유전체 층(26) 위에 그리고 개구(28)의 하면 및 측벽들을 따라 실질적으로 균일한 두께를 갖도록 컨포멀하게 성막될 수 있다.
캡핑 층(30)이 형성된 후, 도 2c에 예시된 바와 같이, 캡핑 층(30) 위에 그리고 개구에 금속 층(32)이 형성된다(단계 312). 일부 실시예에서, 금속 층(32)은 금속 실리사이드 층(40)을 형성하는 후속 프로세스에 의해 실질적으로 소모될 것이다. 금속 층(32)은 니켈, 코발트, 티타늄, 텅스텐 등, 또는 이들의 조합으로 형성될 수 있다. 도 2c에 예시된 바와 같이, 금속 층(32)은 개구의 하면에 있는 부분(32A), 개구의 측벽들을 따라 연장되는 부분들(32B), 및 유전체 층(26) 위에서 연장되는 부분들(32C)을 포함한다. 일부 실시예에서, 금속 층(32)은 PVD, ALD, 스퍼터 증착(sputter deposition) 등, 또는 이들의 조합에 의해 약 30Å 내지 약 300Å의 두께로 형성된다. 금속 층(32)은 유전체 층(26) 위에 그리고 개구의 하면 및 측벽들을 따라 실질적으로 균일한 두께를 갖도록 컨포멀하게 성막될 수 있다.
금속 층(32)이 형성된 후, 도 2d에 예시된 바와 같이, 접착 층(34)은 금속 층(30) 위에 그리고 개구에 형성된다(단계 314). 접착 층(34)은 차후 형성될 전도성 플러그(42') 사이의 부착을 개선하고, 또한 금속 층(32)의 산화를 방지한다. 접착 층(34)은 티타늄 질화물, 탄탈륨 질화물 등, 또는 이들의 조합으로 형성될 수 있다. 도 2d에 예시된 바와 같이, 접착 층(34)은 개구의 하면에 있는 부분(34A), 개구의 측벽들을 따라 연장되는 부분들(34B), 및 유전체 층(26) 위에서 연장되는 부분들(32C)을 포함한다. 일부 실시예에서, 접착 층(34)은 CVD, PVD, ALD 등 또는 이들의 조합에 의해 약 5Å 내지 약 50Å의 두께로 형성된다. 접착 층(34)은 유전체 층(26) 위에 그리고 개구의 하면 및 측벽들을 따라 실질적으로 균일한 두께를 갖도록 컨포멀하게 성막될 수 있다.
도 2e는 캡핑 층(30) 및 금속 층(32)으로부터 금속 실리사이드 층(40)을 형성하기 위한 실리사이드화 프로세스를 예시한다(단계 316). 금속 실리사이드 층(40)의 형성은 반도체 디바이스(100)에 대한 어닐링 프로세스를 수행하는 단계를 포함한다. 어닐링 프로세스는 캡핑 층(30)이 금속 층(32)과 반응하게 하여 금속 실리사이드 층(40)을 형성한다. 일부 실시예에서, 어닐링 프로세스는 열적 소킹(thermal soaking), 스파이크 어닐링, 플래시 어닐링, 레이저 어닐링 등, 또는 이들의 조합을 이용하여 수행된다. 일부 실시예에서, 어닐링 프로세스는 Ar, N2 등 또는 이들의 조합과 같은 프로세스 가스들을 포함하는 대기에서 약 100℃ 내지 약 900℃의 온도로 수행되고, 약 770Torr 내지 1000Torr의 압력으로 수행된다.
금속 실리사이드 층(40)이 형성된 후, 일부 실시예에서, 금속 실리사이드 층(40)으로 변환되지 않은 미반응 금속 층(32')이 남는다. 도 2e에 예시된 바와 같이, 금속 실리사이드 층(40)은 개구의 하면에서 콘택 층(24)에 인접한 부분(40A), 개구의 측벽을 따라 연장되고 유전체 층(26)에 인접함 부분들(40B), 및 유전체 층(26) 위에서 연장되어 이에 인접한 부분들(40C)을 포함한다. 일부 실시예들에서, 금속 실리사이드 층(40)의 하부 부분(40A)는 약 30Å 내지 약 300Å의 두께를 갖고, 금속 실리사이드 층(40)의 측벽 부분들(40B)은 약 3Å 내지 약 30Å의 두께를 갖는다.
도 2f는 유전체 층(26)의 개구를 전도 물질(42)로 채우는 것을 예시한다(단계 318). 일부 실시예에서, 전도 물질(42)은 개구를 채우고, 유전체 물질(26) 위에서 연장된다. 전도 물질(42)은 후속 형성된 전도성 플러그(42')를 형성할 것이다(도 2g 참조). 일부 실시예에서, 전도 물질(42)은 텅스텐으로 형성된다. 대체 실시예에서, 전도 물질(42)은 알루미늄, 구리, 티타늄 질화물, 탄탈륨 질화물 등, 또는 이들의 조합과 같은 그 밖의 금속(들) 또는 금속 합금들을 포함한다. 전도 물질의 형성은 CVD, ALD, PVD, 스퍼터링 등, 또는 이들의 조합을 이용하여 수행될 수 있다.
전도 물질(42)이 유전체 층(26) 위에서 연장되는 실시예들에서, 도 2g에 예시된 바와 같이, 전도 물질(42)에 평탄화 프로세스가 수행되어 전도성 플러그(42')를 형성할 수 있다(단계 320). 일부 실시예에서, 평탄화 프로세스는 화학 기계적 연마(CMP) 프로세스, 식각 프로세스 등, 또는 이들의 조합이다. 평탄화 프로세스 이후, 전도성 플러그(42')의 상부 표면(42A)은 유전체 층(26)의 상부 표면(26A)과 실질적으로 동일 평면 상에 있다. 도 2g에 예시된 바와 같이, 금속 실리사이드 층(40), 미반응 금속 층(32')(존재하는 경우), 접착 층(34), 및 전도성 플러그(42')는 콘택 구조체(50)를 형성한다.
도 3은 일부 실시예에 따른 반도체 디바이스(200)의 단면도를 예시한다. 반도체 디바이스(200)는 기판(202)에 형성된 능동 디바이스(150)를 포함한다. 예시된 실시예에서, 능동 디바이스(150)는 트랜지스터이지만, 다른 실시예들은 저항, 커패시터, 인덕터, 다이오드, 버랙터(varactor) 등, 또는 이들의 조합과 같은 다양한 다른 능동 및 수동 디바이스들을 포함할 수 있다. 일 실시예에서, 능동 디바이스(150)는 핀(fin) 전계 효과 트랜지스터(FINFET)이다.
기판(202)은 웨이퍼의 일부로서 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질을 포함할 수 있다. 다른 방법으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비화 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물이 사용될 수 있다. 또한, 기판(202)은 SOI 기판을 포함할 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 물질 층을 포함한다. 기판(202)은 붕소, 알루미늄, 갈륨 등의 p형 도펀트로 도핑될 수 있지만, 널리 공지된 바와 같이 n형 도펀트로 도핑될 수도 있다. 기판(202)의 일부만이 도면에 예시되어 있는데, 이러한 일부는 예시적인 실시예를 완전히 설명하기에 충분하다. 일부 실시예에서, 기판(202)은 기판으로부터 연장되는 반도체 핀(fin)이다.
능동 디바이스(150)는 소스/드레인 영역(210), 게이트 유전체(204), 게이트 전극(206), 게이트 스페이서(208), 유전체 층(212), 및 콘택 구조체(50)를 포함한다. 능동 디바이스(150)의 형성은 게이트 유전체 층(미도시) 및 게이트 전극 층(미도시)의 형성에 의해 시작될 수 있다. 게이트 유전체 층은 열적 산화, CVD, 스퍼터링, 또는 게이트 유전체를 형성하기 위한 임의의 다른 적절한 방법들에 의해 형성될 수 있다. 다른 실시예에서, 게이트 유전체 층은 예를 들어, 3.9보다 큰, 유전 상수(k 값)가 높은 유전체 물질들을 포함한다. 물질들은 실리콘 질화물, 산질화물, HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등과 같은 금속 산화물, 이들의 조합 및 다수의 층을 포함할 수 있다. 다른 실시예에서, 게이트 유전체 층은 티타늄 질화물, 탄탈륨 질화물, 또는 몰리브덴 질화물로부터 선택된 캡핑 층을 가질 수 있다.
게이트 전극 층(미도시)은 게이트 유전체 층 위에 형성될 수 있다. 게이트 전극 층은 전도 물질을 포함할 수 있고, 다결정질 실리콘(폴리-Si), 다결정질 실리콘 게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 금속 질화물들의 예시들은 텅스텐 질화물, 몰리브덴 질화물, 티타늄 질화물, 및 탄탈륨 질화물 등, 또는 이들의 조합을 포함한다. 금속 실리사이드들의 예시들은 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 에르븀 실리사이드 등 또는 이들의 조합을 포함한다. 금속 산화물들의 예시들은 루테늄 산화물, 인듐 주석 산화물 등, 또는 이들의 조합을 포함한다. 금속들의 예시들은 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 니켈, 백금 등 또는 이들의 조합을 포함한다.
게이트 전극 층은 CVD, 스퍼터 증착(sputter deposition), 또는 전도 물질들을 성막하기 위한 다른 적절한 기법들에 의해 성막될 수 있다. 게이트 전극 층의 두께는 약 200Å 내지 약 4,000Å의 범위에 있을 수 있다. 대개, 게이트 전극 층의 상부 표면은 평평하지 않은 상부 표면을 갖고, 게이트 전극 층의 패터닝 이전에, 예를 들어, CMP 프로세스에 의해 평탄화될 수 있다. 예를 들어, 이온 주입 기법들에 의해 이 지점에서 게이트 전극 층으로 철이 도입되거나 그렇지 않을 수 있다.
게이트 전극 층이 형성된 후, 게이트 전극 층 및 게이트 유전체 층은 게이트 전극(206) 및 게이트 유전체(204)를 형성하기 위해 패터닝될 수 있다. 게이트 패터닝 프로세스는 수용 가능한 성막 및 포토리소그래피 기법들을 사용하여 게이트 전극 층에 게이트 마스크(미도시)를 성막 및 패터닝하는 단계를 포함할 수 있다. 게이트 마스크는 포토레지스트 물질, 실리콘 산화물, 실리콘 산질화물, 및/또는 실리콘 질화물(이로 제한되지 않음)과 같이 일반적으로 사용되는 마스킹 물질들을 통합할 수 있다. 도 3에 예시된 바와 같이, 게이트 전극 층 및 게이트 유전체 층은 플라즈마 식각을 이용하여 식각되어 게이트 전극(206) 및 게이트 유전체(204)를 형성할 수 있다.
게이트 전극(206) 및 게이트 유전체(204)가 형성된 후, 소스/드레인 영역들(210)이 형성될 수 있다. 소스/드레인 영역들(210)은 주입 프로세스를 이용하여 기판(202)의 부분들을 도핑하여 적절한 도펀트들을 주입함으로써 기판(202)에 도펀트를 보충함으로써 형성될 수 있다. 기판(202)이 붕소, 갈륨, 인듐 등과 같은 p형 도펀트들을 이용하는 실시예에서, 소스/드레인 영역(210)은 인, 비소, 안티몬 등과 같은 n형 도펀트들을 이용하여 주입된다. 소스/드레인 영역들(210)은 게이트 전극(206)을 마스크로서 사용하여 주입될 수 있다. 일부 실시예에서, 도핑 소스/드레인 영역들(210)은 어닐링되어 기판(202)으로의 도펀트 불순물의 확산을 촉진할 수 있다.
다른 실시예에서, 소스/드레인 영역들(210)은 기판(202)에 리세스들(미도시)을 형성하고, 리세스들 물질을 에피택셜 성장시킴으로써 형성될 수 있다. 일 실시예에서, 리세스들은 이방성 식각에 의해 형성될 수 있다. 다른 방법으로, 리세스들은 이방성 배향 종속 식각 프로세스에 의해 형성될 수 있는데, 여기서 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide, TMAH) 등이 부식제로서 사용될 수 있다. 리세스들이 형성된 후, 리세스들에서 물질을 에피택셜 성장시킴으로써 소스/드레인 영역들(210)이 형성될 수 있다. 에피택셜 프로세스 중에, HCl 가스와 같은 식각 가스가 프로세스 가스에 (식각 가스로서) 추가될 수 있으며, 이로써 소스/드레인 영역들(210)은 리세스들에서 선택적으로 성장되지만, 게이트 전극(206)에서 성장되지 않는다. 다른 실시예에서, 식각 가스가 추가되지 않거나, 식각 가스의 양이 작아서, 기판(202) 및 게이트 전극(206)에 형성된 소스/드레인 영역들(210)의 박층이 존재한다. 또 다른 실시예에서, 게이트 전극(206) 및 기판(202)은 희생 층(미도시)로 덮여서 그 위에 에피택셜 성장을 방지할 수 있다. 소스/드레인 영역들(210)은 전술한 바와 같은 주입 방법을 통하거나, 또는 물질이 성장함에 따라 인시츄 도핑(in-situ doping)에 의해 도핑될 수 있다.
소스/드레인 영역들(210)의 형성 방법들은 감압 CVD(reduced pressure CVD, RPCVD), 유기금속 화학 기상 증착법(metalorganic chemical vapor deposition, MOCVD)과 같은 CVD, 또는 다른 적용 가능 방법들을 포함할 수 있다. 소스/드레인 영역들(210)의 바람직한 조합에 따라, 에피택셜 성장을 위한 전구체들(precursors)은 SiH4, GeH4, CH3, PH3 등을 포함할 수 있고, Si 함유 가스들, Ge 함유 가스들, C 함유 가스들, 및 P 함유 가스들의 부분 압력들은 실리콘에 대한 게르마늄/탄소/인의 원자 비(atomic ratio)를 변경하기 위해 조정된다.
일부 실시예에서, 소스/드레인 영역들(210)은 게이트 전극(206) 아래의 채널 영역에 스트레인(strain)을 부여하기 위해 형성된다. 기판(202)이 실리콘으로 형성되는 실시예에서, 소스/드레인 영역(201)은 실리콘과 상이한 격자 상수를 갖는 실리콘 게르마늄, 실리콘 탄화물 등의 물질을 이용하여 선택적 에피택셜 성장(SEG) 프로세스를 통해 형성될 수 있다. 소스/드레인 영역들(210)의 스트레서 물질(stressor material)과 게이트 전극(206) 아래 형성된 채널 영역 사이의 격자 불일치는 캐리어 이동도(carrier mobility) 및 디바이스의 전체 성능을 증가시킬 채널 영역에 응력을 부여할 것이다. 소스/드레인 영역들(210)은 전술한 바와 같은 주입 방법을 통하거나, 또는 물질이 성장함에 따라 인시츄 도핑(in-situ doping)에 의해 도핑될 수 있다.
게이트 스페이서들(208)은 게이트 전극(206) 및 기판(202) 위에 스페이서 층(미도시)을 블랭킷 증착함으로써 형성될 수 있다. 스페이서 층은 SiN, 산질화물, SiC, SiON, 산화물 등을 포함할 수 있고, CVD, 플라즈마 강화 CVD, 스퍼터링 증착 등, 또는 이들의 조합과 같이 이러한 층을 형성하는데 활용된 방법들에 의해 형성될 수 있다. 그 후, 게이트 스페이서들(208)은 바람직하게 이방성 식각(anisotropically etching)에 의해 패터닝되어 게이트 전극(206) 및 기판(202)의 수평 표면으로부터 스페이서 층을 제거한다.
일부 실시예에서, 소스/드레인 영역들(210)은 저농도 도핑 영역들(미도시) 및 고농도 도핑 영역들을 포함한다. 이러한 실시예에서, 게이트 스페이서들(208)이 형성되기 전에, 소스/드레인 영역들(210)은 저농도로 도핑될 수 있다. 이러한 실시예에서, 게이트 스페이서들(208)이 형성되기 전에, 소스/드레인 영역들(210)은 저농도로 도핑될 수 있다. 이는 저농도 도핑 영역들 및 고농도 도핑 영역들을 형성한다. 저농도 도핑 영역들은 주로 게이트 스페이서들(208) 아래 있고, 고농도 도핑 영역들은 기판(202)을 따라 게이트 스페이서들(208)의 외부에 있다.
게이트 전극(206), 소스/드레인들(210), 및 게이트 스페이서들(208)의 형성 후에, 유전체 층(212)이 형성된다. 유전체 층(212)은 실리콘 산화물과 같은 산화물, BPSG, USG, FSG, 탄소 도핑 산화물들과 같이 k가 낮은 유전체, 다공질 탄소 도핑 실리콘 이산화물과 같이 k가 극히 낮은 유전체, 폴리이미드와 같은 중합체 등, 또는 이들의 조합으로 형성될 수 있다. k가 낮은 유전체 물질들은 3.9보다 낮은 k 값들을 가질 수 있다. 유전체 층(26)은 CVD, PVD, ALD, SOD 프로세스 등, 또는 이들의 조합에 의해 성막될 수 있다. 유전체 층(212)은 또한 ILD(212)로 지칭될 수 있다.
유전체 층(212)이 형성된 후, 유전체 층(212)을 관통하여 개구들(미도시)이 형성되어 소스/드레인들(210)의 일부를 노출시킨다. 개구들은 예를 들어, 이방성 건식 식각(anisotropic dry etch)과 같은 수용 가능한 포토리소그래피 및 식각 기법들을 이용하여 형성될 수 있다.
개구들이 유전체 층(212)에 형성된 후, 콘택 구조체들(50)이 개구들에 형성된다. 콘택 구조체들(50)은 도 2a 내지 도 2g에서 전술한 바와 유사한 방식으로 형성되며, 그 설명은 여기에서 반복되지 않는다. 콘택 구조체(50)는 소스/드레인 영역들(210)을 전도성 라인/비아들 및/또는 능동 및 수동 디바이스들과 같은 중첩 구조체들(미도시)에 전기적으로 결합한다. 예를 들어, 상호연결 구조체(interconnect structure)는 교대하는 유전체 물질 층을 포함하고, 전도 물질은 콘택 구조체들(50) 및 유전체 층(212) 위에 형성될 수 있다. 콘택 구조체(50)는 소스/드레인 영역들(210)을 이러한 상호연결 구조체에 전기적으로 결합할 수 있다.
본 개시의 실시예들에 따르면, 이점들은 프로세스 안정성이 개선된 저저항 실리사이드 콘택을 포함한다. 특히, 본 개시는 콘택이 형성되기 전에 실리사이드를 형성하기 보다는 콘택 개구가 형성된 후 콘택 개구에 실리사이드를 형성한다. 이 프로세스에서, 콘택 개구 내에 캡핑 층이 형성되고, 캡핑 층 위에 금속 층이 형성된다. 그 후, 이들 층은 어닐링 되어 실리사이드 층을 형성한다. 콘택 개구가 형성된 후 캡핑 층을 형성함으로써, 콘택 개구 식각 프로세스, 유전체 층 형성 또는 캡핑 층 형성 전에 수행된 임의의 다른 프로세스들에 의해 캡핑 층 특성들이 영향을 받지 않는다. 이는 캡핑 층 형성을 위한 프로세싱 윈도우를 개선하고, 또한 콘택 형성을 위한 프로세스 안정성을 개선한다. 또한, 캡핑 층은 콘택 개구의 식각에 의해 일어나는 손상을 수선할 수 있다.
일 실시예는 반도체 디바이스를 형성하는 방법으로서, 이 방법은 기판 위에 콘택 영역을 형성하는 단계, 콘택 영역 및 기판 위에 유전체 층을 형성하는 단계, 및 콘택 영역의 일부를 노출시키기 위해 유전체 층을 관통하는 개구를 형성하는 단계를 포함한다. 이 방법은 콘택 영역의 노출된 부분 상에 개구의 측벽들을 따라 금속 실리사이드 층을 형성하는 단계, 및 유전체 층 내에 전도성 플러그를 형성하기 위해 개구를 전도성 물질로 채우는 단계를 더 포함하고, 전도성 플러그는 콘택 영역에 전기적으로 결합된다.
다른 실시예는 콘택 구조체를 형성하는 방법으로서, 이 방법은 기판 위에 콘택 층을 형성하는 단계, 콘택 층 및 기판 위에 유전체 층을 성막하는 단계, 유전층을 관통하는 개구를 형성하기 위해 유전층을 패터닝하는 단계 - 콘택 층의 일부는 개구에 노출됨 -; 및 유전체 층 위, 및 노출된 콘택 층 및 유전체 층의 측벽들을 따라 개구 내에 캡핑 층을 성막하는 단계를 포함한다. 이 방법은 유전체 층 위 및 개구 내의 캡핑 층 상에 금속 층을 성막하는 단계, 유전체 층 위 및 개구 내의 금속 층 상에 접착 층을 성막하는 단계, 및 접착 층을 성막하는 단계 후에, 유전체 층 위, 및 유전체 층의 측벽들 및 콘택 층을 따라 개구 내에 금속 실리사이드 층을 형성하기 위해 캡핑 층 및 금속 층을 어닐링하는 단계를 더 포함한다.
추가 실시예는 콘택 구조체를 형성하는 방법으로서, 이 방법은 기판 내에 콘택 영역을 형성하는 단계, 콘택 영역 위에 유전체 층을 형성하는 단계, 적어도 콘택 층의 표면을 노출시키기 위해 유전체 층 내에 개구를 형성하는 단계, 및 개구의 측벽들 및 콘택 영역의 노출된 표면을 따라 실리콘 함유 캡핑 층을 컨포멀하게 성막하는 단계를 포함한다. 이 방법은 개구 내의 실리콘 함유 캡핑 상에 금속 층을 컨포멀하게 성막하는 단계, 개구 내의 금속 층 상에 접착 층을 컨포멀하게 성막하는 단계, 유전체 층의 측벽들 및 콘택 영역을 따라 개구 내에 금속 실리사이드 층을 형성하기 위해 금속 층 및 실리콘 함유 캡핑 층을 어닐링하는 단계를 더 포함한다.
당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 전술된 내용은 여러 실시예들의 특징을 약술한 것이다. 당업자는 여기에 제시된 실시예들과 동일한 목적을 성취하고/거나 동일한 이점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야 한다. 당업자는 균등한 구조들이 본 개시의 사상 및 범위에서 벗어나지 않는다는 것을 이해할 것이며, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양한 변경, 대체, 및 변형을 수행할 수 있다.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 콘택 영역을 형성하는 단계;
    상기 콘택 영역 및 상기 기판 위에 유전체 층을 형성하는 단계;
    상기 콘택 영역의 일부를 노출시키기 위해 상기 유전체 층을 관통하는 개구를 형성하는 단계;
    상기 콘택 영역의 노출된 부분 및 상기 개구의 측벽들을 따라 상기 유전체 층 위에 실리콘 함유 캡핑 층을 형성하는 단계;
    상기 유전체 층 위 및 상기 개구 내의 상기 실리콘 함유 캡핑 층 상에 금속 층을 형성하는 단계;
    상기 유전체 층 위 및 상기 개구 내의 상기 금속 층 상에 접착(glue) 층을 형성하는 단계;
    상기 콘택 영역 상에 상기 개구의 측벽들을 따라 금속 실리사이드 층을 형성하기 위해 상기 금속 층과 상기 실리콘 함유 캡핑 층의 적어도 일부를 반응시키도록 실리사이드화(silicidation) 프로세스를 수행하는 단계로서, 상기 콘택 영역 상에 금속 실리사이드 층을 형성하는 것은 상기 콘택 영역의 적어도 일부를 소모(consume)하는 것인, 상기 실리사이드화 프로세스 수행 단계; 및
    상기 유전체 층 내에 전도성 플러그 - 상기 전도성 플러그는 상기 콘택 영역에 전기적으로 결합됨 - 를 형성하기 위해 상기 개구를 전도성 물질로 채우는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 전도성 플러그를 형성하기 위해 상기 전도성 물질을 평탄화하는 단계를 더 포함하고, 상기 평탄화하는 단계 후에, 상기 전도성 플러그의 상부 표면은 상기 유전체 층의 상부 표면과 동일 평면 상에 있는 것인, 반도체 디바이스 형성 방법.
  5. 제1항에 있어서, 상기 기판은 핀 전계-효과 트랜지스터(fin field effect transistor; FinFET)를 위한 반도체 핀이고, 상기 콘택 영역은 상기 FinFET를 위한 소스/드레인 영역이며,
    상기 콘택 영역을 형성하는 단계는,
    상기 반도체 핀 내에 리세스를 식각하는 단계;
    상기 리세스 내에 반도체 물질을 에피택셜 성장시키는 단계; 및
    소스/드레인 영역을 형성하기 위해 상기 반도체 물질을 적어도 하나의 도펀트로 도핑하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  6. 제1항에 있어서, 상기 콘택 영역은 실리콘, 실리콘 게르마늄, 실리콘 인화물, 실리콘 탄화물 또는 이들 조합을 포함하는 것인, 반도체 디바이스 형성 방법.
  7. 제1항에 있어서, 상기 금속 실리사이드 층은 상기 콘택 영역의 상부 표면으로부터 상기 유전체 층의 상부 표면으로 상기 개구의 측벽을 따라 연장하는 것인, 반도체 디바이스 형성 방법.
  8. 제1항에 있어서, 상기 금속 실리사이드 층은 상기 콘택 영역을 따라 30옹스트롬(Å) 내지 300Å인 제1 두께를 갖고, 상기 개구의 측벽들을 따라 3Å 내지 30Å인 제2 두께를 갖는 것인, 반도체 디바이스 형성 방법.
  9. 콘택 구조체를 형성하는 방법에 있어서,
    기판 위에 콘택 층을 형성하는 단계;
    상기 콘택 층 및 상기 기판 위에 유전체 층을 성막하는 단계;
    상기 유전체 층을 관통하는 개구를 형성하기 위해 상기 유전체 층을 패터닝하는 단계 - 상기 콘택 층의 적어도 일부는 상기 개구에 노출됨 - ;
    상기 유전체 층 위, 및 상기 유전체 층의 측벽 및 상기 노출된 콘택 영역을 따라 상기 개구 내에 캡핑 층을 성막하는 단계;
    상기 유전체 층 위 및 상기 개구 내의 상기 캡핑 층 상에 금속 층을 성막하는 단계;
    상기 유전체 층 위 및 상기 개구 내의 금속 층 상에 접착 층을 성막하는 단계; 및
    상기 접착 층을 성막하는 단계 후에, 상기 유전체 층 위, 및 상기 유전체 층의 측벽들 및 상기 콘택 층을 따라 상기 개구 내에 금속 실리사이드 층을 형성하기 위해 상기 캡핑 층 및 상기 금속 층을 어닐링하는 단계로서, 상기 콘택 층을 따라 상기 개구 내에 금속 실리사이드 층을 형성하는 것은 적어도 상기 콘택 영역의 적어도 일부를 소모(consume)하는 것인, 상기 어닐링 단계
    를 포함하는, 콘택 구조체 형성 방법.
  10. 콘택 구조체를 형성하는 방법에 있어서,
    기판 내에 콘택 영역을 형성하는 단계;
    상기 콘택 영역 위에 유전체 층을 형성하는 단계;
    적어도 상기 콘택 영역의 표면을 노출시키기 위해 상기 유전체 층 내에 개구를 형성하는 단계;
    상기 개구의 측벽들 및 상기 콘택 영역의 노출된 표면을 따라 실리콘 함유 캡핑 층을 컨포멀하게(conformally) 성막하는 단계;
    상기 개구 내의 상기 실리콘 함유 캡핑 층 상에 금속 층을 컨포멀하게 성막하는 단계;
    상기 개구 내의 상기 금속 층 상에 접착 층을 컨포멀하게 성막하는 단계; 및
    상기 유전체 층의 측벽들 및 상기 콘택 영역을 따라 상기 개구 내에 금속 실리사이드 층을 형성하기 위해 상기 금속 층 및 상기 실리콘 함유 캡핑 층을 어닐링하는 단계로서, 상기 콘택 영역을 따라 상기 개구 내에 금속 실리사이드 층을 형성하는 것은 상기 콘택 영역의 적어도 일부를 소모(consume)하고, 상기 금속 실리사이드 층은 상기 콘택 영역의 상부표면 아래로 연장되는 표면을 갖는 것인, 상기 어닐링 단계
    를 포함하는, 콘택 구조체 형성 방법.
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