KR101713427B1 - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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훙리 치앙
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Abstract

반도체 디바이스는, 기판 위에 배치된 핀 구조물; 핀 구조물의 부분 위에 배치된 게이트 구조물; 게이트 구조물이 덮지 않는 핀 구조물의 부분을 포함하는 소스/드레인 구조물; 핀 구조물, 게이트 구조물 및 소스/드레인 구조물 위에 형성된 층간 유전체 층; 층간 유전체 층에 형성된 컨택 홀; 및 컨택 홀에 배치된 컨택 재료를 포함한다. 핀 구조물은, 제1 방향으로 연장하고, 상부 층을 포함하며, 상부 층의 부분이 격리 절연 층으로부터 노출된다. 게이트 구조물은 제1 방향에 수직인 제2 방향으로 연장한다. 컨택 재료는 실리콘 인화물 층 및 금속 층을 포함한다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 집적 회로에 관한 것으로, 보다 상세하게는 금속 게이트 구조물을 갖는 반도체 디바이스 및 이의 제조 프로세스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진행됨에 따라, 제조 및 설계 이슈 둘 다로부터의 난제로 인해 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)와 같은 3차원 설계 및 하이 k(유전 상수)(high-k) 재료를 갖는 금속 게이트 구조물의 사용이 개발되었다. 금속 게이트 구조물은 종종 게이트 교체 기술을 사용함으로써 제조되고, 소스 및 드레인은 에피텍셜 성장 방법을 사용함으로써 리세싱된 핀에 형성된다. 또한, 게르마늄(Ge) 또는 Ge 화합물이 또한, 그의 더 높은 전자 모빌리티에 대하여 실리콘 대신에 베이스 재료로서 사용된다.
반도체 디바이스는, 기판 위에 배치된 핀 구조물; 핀 구조물의 부분 위에 배치된 게이트 구조물; 게이트 구조물이 덮지 않는 핀 구조물의 부분을 포함하는 소스/드레인 구조물; 핀 구조물, 게이트 구조물 및 소스/드레인 구조물 위에 형성된 층간 유전체 층; 층간 유전체 층에 형성된 컨택 홀; 및 컨택 홀에 배치된 컨택 재료를 포함한다. 핀 구조물은, 제1 방향으로 연장하고, 상부 층을 포함하며, 상부 층의 부분이 격리 절연 층으로부터 노출된다. 게이트 구조물은 제1 방향에 수직인 제2 방향으로 연장한다. 컨택 재료는 실리콘 인화물 층 및 금속 층을 포함한다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아니며 단지 설명을 위한 목적으로 사용되는 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 하나의 실시예에 따른 Ge FinFET 디바이스의 예시적인 평면도이다.
도 2는 본 개시의 제1 실시예에 따른 Ge FinFET 디바이스를 제조하기 위한 예시적인 흐름도이다.
도 3a 내지 도 11b는 본 개시의 제1 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 다양한 단계들의 예시적인 도면을 도시한다.
도 12는 본 개시의 수정된 제1 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 예시적인 흐름도이다.
도 13a 내지 도 14b는 본 개시의 수정된 제1 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 다양한 단계들의 예시적인 도면을 도시한다.
도 15는 본 개시의 제2 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 예시적인 흐름도이다.
도 16a 내지 도 22b는 본 개시의 제2 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 다양한 단계들의 예시적인 도면을 도시한다.
도 23은 본 개시의 수정된 제2 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 예시적인 흐름도이다.
도 24a 내지 도 25b는 본 개시의 수정된 제2 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 다양한 단계들의 예시적인 도면을 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 구성요소들의 치수는 개시된 범위 또는 값에 한정되지 않고, 프로세스 조건 및/또는 디바이스의 원하는 특성에 따라 달라질 수 있다. 또한, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 상이한 규모로 임의로 도시될 수 있다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이, 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 용어 "~로 제조된"은 "포함하는" 또는 "구성되는"을 의미할 수 있다.
도 1은 본 개시의 하나의 실시예에 따른 Ge FinFET 디바이스의 예시적인 평면도이다. 하나의 실시예에서, Ge FinFET는 N 타입 FET이다.
본 개시의 하나의 실시예에서, 도 1에 도시된 바와 같이, 복수의 핀 구조물(20)이 기판(10) 위에 배치되고, 복수의 게이트 전극(100)이 핀 구조물(20) 위에 배치된다. 일부 실시예에서, 하나 이상의 더미 게이트 전극(100D)이 또한 기판(10) 위의 게이트 전극(100)의 양측에 배치된다. 마찬가지로, 하나 이상의 더미 핀 구조물이 핀 구조물(20)의 양측에 배치될 수 있다. 도 1에서는 더미 게이트 전극(100D)이 핀 구조물의 어떠한 부분 위에도 배치되어 있지 않지만, 일부 실시예에서 더미 게이트 전극(100D)은 핀 구조물(20)의 부분 위에 배치될 수 있다. 도 1에 도시된 바와 같이, 4개의 핀 구조물(20)은 X 방향으로 연장하고, 3개의 게이트 전극(100) 및 2개의 더미 게이트 전극(100D)은 Y 방향으로 연장한다. 그러나, 핀 구조물 및/또는 게이트 전극의 개수는 한정되지 않는다.
도 1에 도시된 바와 같이, FinFET 디바이스는 또한 소스(120) 및 드레인(130)을 포함한다. 아래에 서술되는 바와 같이, 소스/드레인 재료의 에피텍셜 성장으로 인해, 평면도에서 소스 및 드레인의 폭은 핀 구조물의 폭보다 더 넓다. FinFET 디바이스는 소스 컨택(125) 및 드레인 컨택(135)을 더 포함한다.
도 2는 본 개시의 제1 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 예시적인 흐름도이다. 흐름도는 Ge FinFET 디바이스에 대한 전체 제조 프로세스의 관련 부분만 예시한다. 도 2에 의해 도시된 동작 전에, 동작 동안, 그리고 동작 후에 추가적인 동작들이 제공될 수 있고 아래에 기재된 동작들 중의 일부는 방법의 추가적인 실시예에 대하여 교체되거나 제거될 수 있다는 것을 이해하여야 한다. 동작/프로세스의 순서는 상호 변경 가능할 수 있다.
다음의 실시예는 반도체 디바이스 및 이의 제조 방법의 하나의 예로서 Ge FinFET 디바이스를 주로 기재하고 있으며, 여기에 기재된 기술은 수평 멀티게이트 트랜지스터, 적층형 나노와이어 트랜지스터 및/또는 트리게이트 트랜지스터에도 적용 가능하다.
도 3a 및 도 3b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 3a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 3b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
도 2의 S101에서, 더미 게이트 구조물이 기판(10) 위에 형성된다. 핀 구조물(20)은 기판 위에 제조되고, 격리 절연 층(50)으로부터 돌출한다. 격리 절연 층(50)으로부터 돌출한 핀 구조물(20)의 부분은 채널 층으로서 기능한다.
하나의 실시예에 따라 핀 구조물을 제조하기 위해, 기판 위에 마스크 층이 형성된다. 마스크 층은 예를 들어 열 산화 프로세스 및/또는 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스에 의해 형성된다. 기판(10)은 예를 들어, 약 1 × 1015 cm-3 내지 약 1 × 1016 cm-3 범위의 불순물 농도를 갖는 p 타입 실리콘 또는 게르마늄 기판이다. 다른 실시예에서, 기판은 약 1 × 1015 cm-3 내지 약 1 × 1016 cm-3 범위의 불순물 농도를 갖는 n 타입 실리콘 또는 게르마늄 기판이다. 마스크 층은 예를 들어, 일부 실시예에서 패드 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다. 기판(10)은 또한 SixGe1-x 기판일 수 있으며, 여기에서 x=0.1 내지 0.9이다(이하, SiGe라 지칭됨). 게르마늄 기판은, 실리콘 기판과 같은 또 다른 기판 상에 형성된 게르마늄 층 또는 SiGe 층을 포함할 수 있다. 또한, 게르마늄 기판은 또 다른 기판 위에 배치되는 산화물 층(예를 들어, SiGe 산화물) 위에 형성된 게르마늄 층 또는 SiGe 층을 포함할 수 있다. 기판은 불순물(예를 들어, p 타입 또는 n 타입 전도성)로 적합하게 도핑된 다양한 영역을 포함할 수 있다.
패드 산화물 층은 열 산화 또는 CVD 프로세스를 사용함으로써 형성될 수 있다. 실리콘 질화물 마스크 층은, 스퍼터링 방법과 같은 물리적 기상 증착(PVD; physical vapor deposition), CVD, 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), APCVD(atmospheric pressure chemical vapor deposition), LPCVD(low-pressure CVD), HDPCVD(high density plasma CVD), 원자층 증착(ALD; atomic layer deposition), 및/또는 기타 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 패드 산화물 층의 두께는 약 2 nm 내지 약 15 nm 범위이고, 실리콘 질화물 마스크 층의 두께는 약 2 nm 내지 약 50 nm 범위이다. 마스크 패턴이 마스크 층 위에 더 형성된다. 마스크 패턴은 예를 들어, 리소그래피 동작에 의해 형성된 레지스트 패턴이다.
마스크 패턴을 에칭 마스크로서 사용함으로서, 패드 산화물 층 및 실리콘 질화물 마스크 층의 하드 마스크 패턴이 형성된다. 하드 마스크 패턴의 폭은 일부 실시예에서 약 5 nm 내지 약 40 nm 범위이다. 특정 실시예에서, 하드 마스크 패턴의 폭은 약 7 nm 내지 약 12 nm 범위이다.
하드 마스크 패턴을 에칭 마스크로서 사용함으로써, 기판은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용하여 트렌치 에칭하는 것에 의해 핀 구조물(20)로 패터닝된다. 핀 구조물(20)의 높이는 약 20 nm 내지 약 300 nm 범위이다. 특정 실시예에서, 높이는 약 30 nm 내지 약 60 nm 범위이다. 핀 구조물의 높이가 균일하지 않을 경우, 기판으로부터의 높이는 핀 구조물의 평균 높이에 대응하는 평면으로부터 측정될 수 있다. 핀 구조물(20)의 폭은 약 4 nm 내지 약 15 nm 범위이다.
복수의 핀 구조물들이 배치될 때, 핀 구조물들 사이의 간격은 일부 실시예에서 약 5 nm 내지 약 80 nm 범위이고, 다른 실시예에서 약 7 nm 내지 약 15 nm 범위일 수 있다. 그러나, 당해 기술 분야에서의 숙련자라면, 명세서 전반에 걸쳐 인용되는 치수 및 값은 단지 예이고, 집적 회로의 상이한 규모에 맞도록 변경될 수 있다는 것을 알 것이다.
핀 구조물(20)을 형성한 후에, 격리 절연 층(50)이 핀 구조물(20) 위에 형성된다. 격리 절연 층(50)은, LPCVD(low pressure chemical vapor deposition), 플라즈마 CVD 또는 유동성(flowable) CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연 재료의 하나 이상의 층을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신 유동성 유전체 재료가 증착될 수 있다. 유동성 유전체 재료는, 그 이름이 제안하는 대로, 높은 종횡비(aspect ratio)로 갭 또는 공간을 채우도록 증착 동안 "유동"할 수 있다. 보통, 증착된 막이 유동할 수 있게 하도록 다양한 화학물질이 실리콘 함유 전구체에 첨가된다. 일부 실시예에서, 질소 수소화물 결합이 첨가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, MSQ(methyl silsesquioxane), HSQ(hydrogen silsesquioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 TSA(trisilylamine)과 같은 실릴-아민을 포함한다. 이들 유동성 실리콘 산화물 재료는 복수 동작 프로세스로 형성된다. 유동성 막이 증착된 후에, 이는 경화되고, 그 다음 원치않는 요소(들)를 제거하도록 어닐링되어, 실리콘 산화물을 형성한다. 원치않는 요소(들)가 제거될 때, 유동성 막은 치밀화되고 축소한다. 일부 실시예에서, 복수의 어닐 프로세스가 수행된다. 유동성 막은 경화되고, 한 번보다 많은 횟수로 어닐링된다. 유동성 막은 붕소 및/또는 인으로 도핑될 수 있다. 격리 절연 층(50)은, 일부 실시예에서, SOG, SiO, SiON, SiOCN 및/또는 FSG(fluoride-doped silicate glass)의 하나 이상의 층에 의해 형성될 수 있다.
핀 구조물(20) 위에 격리 절연 층(50)을 형성한 후에, 격리 절연 층(50)의 부분과 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)을 제거하도록 평탄화 동작이 수행된다. 평탄화 동작은 화학 기계적 연마(CMP; chemical mechanical polishing) 및/또는 에칭 백 프로세스를 포함할 수 있다. 그 다음, 핀 구조물(20)의 채널 층(상부 층)이 노출되도록 격리 절연 층(50)이 더 제거된다. 채널 층(상부 층)의 높이는 약 20 nm 내지 약 60 nm 범위이다.
특정 실시예에서, 격리 절연 층(50)을 부분적으로 제거하는 것은, 습식 에칭 프로세스를 사용하여, 예를 들어 HF(hydrofluoric acid)에 기판을 딥핑(dipping)함으로써 수행될 수 있다. 또다른 실시예에서, 격리 절연 층(50)을 부분적으로 제거하는 것은 건식 에칭 프로세스를 사용하여 수행될 수 있다. 예를 들어, 에칭 가스로서 CHF3 또는 BF3를 사용하는 건식 에칭 프로세스가 사용될 수 있다.
격리 절연 층(50)을 형성한 후에, 열 프로세스, 예를 들어 어닐 프로세스가 격리 절연 층(50)의 품질을 개선하도록 수행될 수 있다. 특정 실시예에서, 열 프로세스는 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서 약 1.5초 내지 약 10초 동안 N2, Ar 또는 He 분위기와 같은 불활성 가스 분위기에서 급속 열 어닐링(RTA; rapid thermal annealing)을 사용함으로써 수행된다.
유전체 층 및 폴리 실리콘 층이 격리 절연 층(50) 및 노출된 핀 구조물 위에 형성되고, 그 다음, 폴리 실리콘 및 더미 게이트 유전체 층(도시되지 않음)으로 제조된 더미 게이트 층(210, 210D)을 포함하는 더미 게이트 구조물을 얻도록 패터닝 동작이 수행된다. 폴리 실리콘 층의 패터닝은, 일부 실시예에서 실리콘 산화물 층 위에 형성된 실리콘 질화물 층을 포함하는 하드 마스크(200, 200D)를 사용함으로써 수행된다. 다른 실시예에서, 하드 마스크는 실리콘 질화물 층 위에 형성된 실리콘 산화물 층을 포함할 수 있다. 더미 게이트 유전체 층은 CVD, PVD, ALD, 전자빔 증발, 또는 기타 적합한 프로세스에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시예에서, 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이 k 유전체의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층의 두께는 약 2 nm 내지 약 20 nm의 범위이고, 다른 실시예에서 약 2 nm 내지 약 10 nm 범위이다.
일부 실시예에서, 더미 게이트 층(210, 210D)은 단일 층 또는 다층 구조물을 포함할 수 있다. 더미 게이트 층(210, 210D)은 균일 또는 비균일 도핑으로 도핑된 폴리 실리콘일 수 있다. 더미 게이트 층(210, 210D)은 ALD, CVD, PVD, 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 형성될 수 있다. 본 실시예에서, 더미 게이트 층(210, 210D)의 폭은 약 30 nm 내지 약 60 nm 범위이다. 일부 실시예에서, 게이트 전극 층의 두께는 약 50 nm 내지 약 400 nm 범위이고, 약 100 nm 내지 약 200 nm 범위일 수 있다.
또한, 절연 스페이서(측벽 스페이서)가 더미 게이트 구조물 위에 형성된다. 절연 스페이서는 일부 실시예에서, 실리콘 산화물 층(220, 220D) 및 실리콘 질화물 층(225, 225D)을 포함할 수 있다. 도 3a에 도시된 바와 같이, 게이트 전극(100)에 대응하는 3개의 더미 게이트 전극 층(210)이 핀 구조물(20)(및 격리 절연 층(50)) 위에 배치되고, 더미 게이트 전극(100D)에 대응하는 2개의 더미 게이트 층(210D)은 핀 구조물 위에 배치되지 않는다. 도 3b에 도시된, 더미 게이트 층이 덮지 않는 핀 구조물의 부분은 소스 및 드레인 영역이 된다.
도 2의 S102에서, 더미 게이트 층이 덮지 않는 핀 구조물의 부분에 리세스(230)가 형성된다. 도 4a 및 도 4b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 4a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 4b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다. 리세스(230)의 깊이는 일부 실시예에서 약 20 nm 내지 약 60 nm 범위이다.
핀 구조물(20)의 리세스 에칭은 일부 실시예에서, 3 내지 20 mTorr의 압력 하에 CH4, CF4, CH2F2, CHF3, O2, HBr, Cl2, NF3, N2 및/또는 He를 포함하는 가스를 사용하여 플라즈마 에칭에 의해 수행된다. 리세스 에칭은 이방성 에칭이다.
도 2의 S103에서, 도 5a 및 도 5b에 도시된 바와 같이, 더미 게이트 층이 덮지 않는 핀 구조물의 부분에 소스/드레인(S/D) 에피텍셜 층(240)이 형성된다. 도 5a 및 도 5b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 5a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 5b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
S/D 에피텍셜 층(240)은 일부 실시예에서 GeP(게르마늄 인화물)를 포함한다. P의 농도는 약 1 × 1020 내지 약 2 × 1020 cm-3 범위일 수 있다. 기판의 주면이 (100) 면일 때, S/D 에피텍셜 층은 수직으로 그리고 측방으로 성장하고, 도 5b에 도시된 바와 같이 단면에서 "다이아몬드" 형상을 형성한다. 성장되는 GeP 에피텍셜은, 약 600 내지 800 ℃의 온도에서 약 80 내지 150 Torr의 압력 하에 GeH4, Ge2H6, GeCl2H2와 같은 Ge 함유 가스 및 PH3와 같은 인 함유 가스를 사용함으로써 수행된다. 이 에피텍셜 성장을 이용해, GeP 층은 핀 구조물의 리세스(230) 안에 그리고 위에 선택적으로 형성된다.
도 2의 S104에서, 도 5a 및 도 5b의 결과적인 구조물 위에 제1 층간 유전체 층이 형성되고, 평탄화 동작이 수행된다. 평탄화 동작 후의 결과적인 구조물이 도 6a 및 도 6b에 도시된다. 도 6a 및 도 6b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 6a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 6b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
일부 실시예에서, 제1 층간 유전체 층은 제1 유전체 층(250) 및 제2 유전체 층(260)을 포함할 수 있다. 제1 유전체 층(250)은 실리콘 질화물로 제조되고, 컨택 에칭 정지 층으로서 기능할 수 있다. 제2 유전체 층(260)은 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, FSG(fluoride-doped silicate glass), 또는 로우 k(low-K) 유전체 재료의 하나 이상의 층을 포함할 수 있다. 다른 실시예에서, 제1 층간 유전체 층은 단일 층일 수 있다.
평탄화 동작은 제1 층간 유전체 층의 부분을 제거하도록 수행된다. 평탄화 동작은 화학 기계적 연마(CMP) 및/또는 에칭백 프로세스를 포함한다. 이 평탄화 동작에 의해, 하드 마스크(200, 200D)도 또한 제거된다.
도 2의 S105에서, 도 7a 및 도 7b에 도시된 바와 같이, 금속 게이트 구조물이 형성된다. 도 7a 및 도 7b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 7a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 7b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
더미 게이트 층(210, 210D) 및 더미 유전체 층은, 개구를 형성하도록, 각각 적합한 에칭 프로세스에 의해 제거된다. 도 7a 및 도 7b에 도시된 바와 같이, 게이트 유전체 층(도시되지 않음) 및 금속 게이트 층(270, 270D)을 포함하는 금속 게이트 구조물이 개구에 형성된다.
게이트 유전체 층은 핀 구조물(20)의 채널 층 위에 배치된 계면 층(도시되지 않음) 위에 형성될 수 있다. 계면 층은 일부 실시예에서 0.2 nm 내지 1.5 nm의 두께를 갖는 실리콘 산화물 또는 게르마늄 산화물을 포함할 수 있다. 게르마늄 산화물 계면 층은 Ge 채널 층을 산화함으로써 형성될 수 있다. 다른 실시예에서, 계면 층의 두께는 약 0.5 nm 내지 약 1.0 nm 범위이다.
게이트 유전체 층은, 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 재료와 같은 유전체 재료, 기타 적합한 유전체 재료, 및/또는 이들의 조합의 하나 이상의 층을 포함한다. 하이 k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 기타 적합한 하이 k 유전체 재료, 및/또는 이들의 조합을 포함한다. 게이트 유전체 층은, 예를 들어, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), HDPCVD 또는 기타 적합한 방법, 및/또는 이들의 조합에 의해 형성된다. 게이트 유전체 층의 두께는 일부 실시예에서 약 1 nm 내지 약 10 nm 범위이고, 다른 실시예에서 약 2 nm 내지 약 7 nm 범위일 수 있다. 일부 실시예에서, 게이트 유전체 층(30)은 실리콘 이산화물로 제조된 계면 층을 포함할 수 있다.
금속 게이트 전극(270, 270D)이 게이트 유전체 층 위에 형성된다. 금속 게이트 전극(270, 270D)은 알루미늄, 구리, 티타늄, 탄탈, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 기타 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 금속 재료를 포함한다.
본 개시의 특정 실시예에서, 게이트 유전체 층과 금속 게이트 전극(270, 270D) 사이에 하나 이상의 일함수(work function) 조정 층(도시되지 않음)이 끼일 수 있다. 일함수 조정 층은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이들 재료 중 둘 이상의 다층과 같은 전도성 재료로 제조된다. n 채널 FinFET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p 채널 FinFET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, 및 Co 중의 하나 이상이 일함수 조정 층으로서 사용된다.
금속 게이트 구조물에 대한 적합한 재료를 증착한 후에, CMP와 같은 평탄화 동작이 수행되며, 그에 의해 도 7a 및 도 7b에 도시된 구조물을 얻는다.
도 2의 S106에서, 도 7a 및 도 7b에 도시된 결과적인 구조물 위에 제2 층간 유전체 층이 형성되고, 도 8a 및 도 8b에 도시된 바와 같이 컨택 홀(contact hole)(300)이 형성된다. 도 8a 및 도 8b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 8a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 8b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
일부 실시예에서, 제2 층간 유전체 층은 제1 절연 층(280) 및 제2 절연 층(290)을 포함할 수 있다. 제1 절연 층(280)은 실리콘 질화물로 제조될 수 있고, 컨택 에칭 정지 층으로서 기능할 수 있다. 제2 절연 층(290)은 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, FSG, 또는 로우 K 유전체 재료를 포함할 수 있다. 다른 실시예에서, 제2 층간 유전체 층은 단일 층일 수 있다.
리소그래피를 포함한 패터닝 동작을 사용함으로써, 소스 및 드레인 영역을 노출시키도록, 컨택 홀(300)이 제2 및 제1 층간 유전체 층(280, 290)에 형성된다.
도 2의 S107에서, 도 9a 및 도 9b에 도시된 바와 같이 캡(cap) 층(310)이 컨택 홀에 형성된다. 도 9a 및 도 9b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 9a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 9b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
캡 층(310)은 SiP(실리콘 인화물)를 포함할 수 있다. 캡 층의 P의 농도는 약 1 × 1021 내지 약 3 × 1021 cm-3 범위일 수 있다. SiP 형성은 약 300 내지 600 ℃의 저온에서 약 20 내지 60 Torr의 압력 하에, SiH4, Si2H6, SiCl2H2와 같은 Si 함유 가스 및 PH3와 같은 인 함유 가스를 사용함으로써 수행된다. 이 증착에 의해, SiP는, 핀 구조물의 소스/드레인 영역 뿐만 아니라, 컨택 홀(300)의 측벽 및 층간 유전체 층 상에도 형성된다. SiP 층(310)의 두께는 소스/드레인 영역 상에서 약 8 nm 내지 약 10 nm 범위이고, 컨택 홀(300)의 측벽 및 층간 유전체 층 상에서 약 4 nm 내지 약 6 nm 범위이다. SiP 층(310)은 핀 구조물의 소스/드레인 영역 위에 에피텍셜 성장될 수 있다.
도 2의 S108에서, 도 10a 및 도 10b에 도시된 바와 같이 캡 층(310) 위에 컨택 금속 층(320)이 형성된다. 도 10a 및 도 10b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 10a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 10b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
컨택 금속 층(320)은 Co, W, Ti, Ta, Cu, Al 및/또는 Ni 및/또는 이들의 질화물과 같은 임의의 적합한 금속의 단일 층 또는 복수의 층을 포함할 수 있다. 컨택 금속 층(320)을 형성한 후에, 캡 층(310)과 컨택 금속 층(320) 사이에 합금 층이 형성될 수 있다. 예를 들어, 컨택 금속 층(320)과 SiP 캡 층(310) 사이에 실리사이드(silicide) 층(325)을 형성하도록 실리사이드 형성 동작이 수행될 수 있다. 실리사이드 형성 동작은 약 250 ℃ 내지 850 ℃의 온도에서의 어닐링 프로세스를 포함할 수 있다.
소스/드레인 영역 상의 실리사이드 층(325)의 두께는 약 5 nm 내지 약 7 nm 범위이고, 실리사이드 형성 후에 SiP 층의 일부는 남는다.
도 2의 S109에서, 금속 층(320), 실리사이드 층(325), 및 캡 층(310)의 부분을 제거하도록 평탄화 동작이 수행되고, 도 11a 및 도 11b에 도시된 결과적인 구조물이 얻어진다. 도 11a 및 도 11b는 본 개시의 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 11a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 11b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
평탄화 동작은 CMP 및/또는 에칭백 프로세스를 포함할 수 있다. 제2 층간 유전체 층 위에 배치된 금속 층(320), 실리사이드 층(325) 및 캡 층(310)의 부분이 제거된다.
평탄화 동작 후에, 추가적인 층간 유전체 층, 컨택/비아, 상호접속 금속 층, 및 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 부가의 CMOS 프로세스가 수행된다.
도 12는 본 개시의 수정된 제1 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 예시적인 흐름도이다. 도 12에서, S101-S109는 도 2와 실질적으로 동일하다. 수정된 제1 실시예에서는, SiP 캡 층(S107)과 금속 컨택 층(S108) 사이에 얇은 하이 k 유전체 층(410)이 형성된다(S111).
도 13a 및 도 13b는 본 개시의 수정된 제1 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 13a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 13b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
도 12의 S107에서, 도 1의 S107과 마찬가지로, SiP 캡 층이 형성된다. 그러나, 수정된 제1 실시예에서는, SiP 층(310)의 두께가 소스/드레인 영역 상에서 약 4 nm 내지 약 6 nm 범위이고, 컨택 홀(300)의 측벽과 층간 유전체 층 상에서 약 1 nm 내지 약 2 nm 범위이다.
도 12의 S111에서, SiP 캡 층(310) 위에 얇은 하이 k 유전체 층(410)이 형성된다. 유전체 층(410)의 두께는 약 0.5 nm 내지 약 3 nm 범위이다. 하이 k 유전체 층(410)은, 캡 층이 실리콘 베이스일 경우, 실리콘 질화물, 알루미늄 산화물, 알루미늄 산화물/실리콘 산화물, 란탄 산화물 및/또는 란탄 산화물/실리콘 산화물을 포함할 수 있다. 하이 k 유전체 층은, 캡 층이 게르마늄 베이스일 경우, 게르마늄 질화물, 실리콘 산질화물, 게르마늄 산화물, 알루미늄 산화물, 마그네슘 산화물, 및/또는 티타늄 산화물을 포함할 수 있다. 이들 유전체 재료는 화학양론적(stoichiometric) 또는 비화학양론적(non-stoichiometric) 산화물 조성물일 수 있다.
하이 k 유전체 층(410)을 형성한 후에, 도 2의 S108 및 S109와 실질적으로 동일한 도 12의 동작 S108 및 S109가 수행되고, 그에 의해 도 14a 및 도 14b에 도시된 구조물을 얻는다. 도 14a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 14b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
유전체 층(410)이 SiP 캡 층(310)과 금속 컨택 층(320) 사이에 배치되지만, 높은 유전 상수와 작은 두께 때문에, 밴드 구조(band structure)(MIS 도면)에 있어서의 터널 배리어 높이가 낮아지고, 더 낮은 컨택 저항이 얻어질 수 있다.
도 15는 본 개시의 제2 실시예에 따라 Ge FinFET 디바이스를 제조하기 위한 예시적인 흐름도이다. 흐름도는 Ge FinFET 디바이스에 대한 전체 제조 프로세스의 관련 부분만 예시한다. 도 15에 의해 도시된 동작 전에, 동작 동안 그리고 동작 후에 추가적인 동작들이 제공될 수 있고, 아래에 기재된 동작들 중의 일부는 방법의 추가적인 실시예에 대하여 교체되거나 제거될 수 있다는 것을 이해하여야 한다. 동작/프로세스의 순서는 상호 변경 가능할 수 있다. 제1 실시예와 동일하거나 유사한 동작, 프로세스, 및 재료가 제2 실시예에 사용될 수 있다.
제1 실시예의 S101과 마찬가지로, 도 15의 S201에서 더미 게이트 구조물이 형성된다. 결과적인 구조물은 도 3a 및 도 3b와 동일하다. 더미 게이트 구조물이 형성된 후에, 도 15의 S202에서 제1 유전체 층(250) 및 제2 유전체 층(260)을 포함하는 제1 층간 유전체 층이 형성된다. 제1 층간 유전체 층의 부분을 제거하도록 CMP와 같은 평탄화 동작이 수행된다. 결과적인 구조물이 도 16a 및 도 16b에 도시된다. 도 16a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 16b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다. 제1 실시예의 도 6a 및 도 6b와 달리, 리세스 및 S/D 에피텍셜 층이 형성되어 있지 않다.
제1 실시예의 S105와 마찬가지로, S203에서 금속 게이트 구조물이 형성된다. 더미 게이트 층(210, 210D) 및 더미 유전체 층은, 개구를 형성하도록, 각각 적합한 에칭 프로세스에 의해 제거된다. 도 17a 및 도 17b에 도시된 바와 같이, 게이트 유전체 층(도시되지 않음) 및 금속 게이트 층(270, 270D)을 포함하는 금속 게이트 구조물이 개구에 형성된다. 도 17a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 17b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
제1 실시예의 S106과 마찬가지로, 도 15의 S204에서, 제1 절연 층(280) 및 제2 절연 층(290)을 포함하는 제2 층간 유전체 층이 형성되고, 소스 및 드레인 영역을 노출시키도록 컨택 홀(300)이 제2 및 제1 층간 유전체 층에 형성된다. 결과적인 구조물은 도 18a 및 도 18b에 도시된다. 도 18a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 18b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
도 15의 S205에서, 소스/드레인(S/D) 에피텍셜 층(510, 510')이 형성된다. 제1 실시예의 S102와 마찬가지로, 컨택 홀(300)에서 노출된 핀 구조물의 부분에 리세스가 형성된다. 제1 실시예의 S102와 마찬가지로, 도 19a 및 도 19b에 도시된 바와 같이, S/D 에피텍셜 층(510)은 핀 구조물 위의 리세스에 형성된다. 도 19a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 19b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
S/D 에피텍셜 층(510, 510')은 일부 실시예에서 GeP(게르마늄 인화물)를 포함한다. P의 농도는, 제1 실시예의 GeP 층(240)의 P 농도보다 높은, 약 2 × 1020 내지 약 6 × 1020 cm-3 범위일 수 있다. 성장되는 GeP 에피텍셜은, 약 300 내지 600 ℃의 온도에서 약 80 내지 150 Torr의 압력 하에, GeH4, Ge2H6, GeCl2H2와 같은 Ge 함유 가스 및 PH3과 같은 인 함유 가스를 사용함으로써 수행된다. 이 에피텍셜 성장을 이용해, 도 19a 및 도 19b에 도시된 바와 같이, GeP 층은, 핀 구조물 뿐만 아니라, 격리 절연 층(50), 컨택 홀(300)의 측벽, 및 제2 층간 유전체 층 상에도 형성된다. 격리 절연 층(50), 컨택 홀(300)의 측벽, 및 제2 층간 유전체 층 상에 형성된 GeP 층(510')의 두께는 약 1 nm 내지 약 2 nm 범위이다.
도 15의 S206에서, 제1 실시예의 S107과 마찬가지로, 도 20a 및 도 20b에 도시된 바와 같이, 캡 층(520)이 컨택 홀에 형성된다. 도 20a 및 도 20b는 본 개시의 제2 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 20a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 20b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
캡 층(520)은 SiP(실리콘 인화물)을 포함할 수 있다. P의 농도는 약 1 × 1021 내지 약 3 × 1021 cm-3 범위일 수 있다. SiP 형성은 약 300 내지 600 ℃의 저온에서 약 20 내지 60 Torr의 압력 하에 SiH4, Si2H6, SiCl2H2와 같은 Si 함유 가스 및 PH3과 같은 인 함유 가스를 사용함으로써 수행된다. 이 증착에 의해, SiP는, 핀 구조물의 소스/드레인 영역(GeP 층(510)) 뿐만 아니라, 컨택 홀(300)의 측벽 및 층간 유전체 층 상에 형성된 GeP 층(510') 상에도 형성된다. SiP 층(520)의 두께는 소스/드레인 영역 상에서 약 8 nm 내지 약 10 nm 범위이고, 컨택 홀(300)의 측벽 및 층간 유전체 층 위에서 약 4 nm 내지 약 6 nm 범위이다. SiP 층(520)은 핀 구조물의 소스/드레인 영역 위에 에피텍셜 성장될 수 있다.
도 15의 S207에서, 제1 실시예의 S108과 마찬가지로, 도 21a 및 도 21b에 도시된 바와 같이, 컨택 금속 층(320)이 캡 층(520) 위에 형성된다. 도 21a 및 도 21b는 본 개시의 제2 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 21a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 21b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
컨택 금속 층(320)을 형성한 후에, 캡 층(502)과 컨택 금속 층(320) 사이에 합금 층이 형성될 수 있다. 예를 들어, 컨택 금속 층(320)과 SiP 캡 층(520) 사이에 실리사이드 층(525)을 형성하도록 실리사이드 형성 동작이 수행될 수 있다. 실리사이드 형성 동작은 약 250 ℃ 내지 850 ℃의 온도에서의 어닐링을 포함할 수 있다.
소스/드레인 영역 상의 실리사이드 층(525)의 두께는 약 5 nm 내지 약 7 nm 범위이고, 실리사이드화 후에 SiP 층의 일부는 남는다.
도 15의 S208에서, 제1 실시예의 S109와 마찬가지로, 금속 층(320), 실리사이드 층(525), 및 캡 층(520)의 부분을 제거하도록 평탄화 동작이 수행되며, 도 22a 및 도 22b에 도시된 결과적인 구조물이 얻어진다. 도 22a 및 도 22b는 본 개시의 제2 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 22a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 22b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
평탄화 동작은 CMP 및/또는 에칭백 프로세스를 포함할 수 있다. 제2 층간 유전체 층 위에 배치된 금속 층(320), 실리사이드 층(525) 및 캡 층(520)의 부분이 제거된다.
평탄화 동작 후에, 추가적인 층간 유전체 층, 컨택/비아, 상호접속 금속 층, 및/또는 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 부가의 CMOS 프로세스가 수행된다.
도 23은 본 개시의 수정된 제2 실시예에 따른 Ge FinFET 디바이스를 제조하기 위한 예시적인 흐름도이다. 도 23에서, S201-S208은 도 12와 실질적으로 동일하다. 수정된 제2 실시예에서는, SiP 캡 층(S206)과 금속 컨택 층(S207) 사이에 얇은 하이 k 유전체 층(610)이 형성된다(S211).
도 24a 및 도 24b는 본 개시의 수정된 제2 실시예에 따른 제조 프로세스의 다양한 단계들 중의 하나의 단계에서 Ge FinFET 디바이스의 예시적인 단면도들이다. 도 24a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 24b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
도 23의 S206에서, 도 15의 S206과 마찬가지로, SiP 캡 층이 형성된다. 그러나, 수정된 제2 실시예에서는, SiP 층(520)의 두께가 소스/드레인 영역 상에서 약 4 nm 내지 약 6 nm 범위이고, 컨택 홀(300)의 측벽 및 층간 유전체 층 상에서 약 1 nm 내지 약 2 nm 범위이다.
도 23의 S211에서, 얇은 하이 k 유전체 층(610)이 SiP 캡 층(520) 위에 형성된다. 유전체 층(610)의 두께는 약 0.5 nm 내지 약 3 nm 범위이다. 하이 k 유전체 층(610)은, 캡 층이 실리콘 베이스일 경우 실리콘 질화물, 알루미늄 산화물, 알루미늄 산화물/실리콘 산화물, 란탄 산화물 및/또는 란탄 산화물/실리콘 산화물을 포함할 수 있다. 하이 k 유전체 층은, 캡 층이 게르마늄 베이스일 경우, 게르마늄 질화물, 실리콘 산질화물, 게르마늄 산화물, 알루미늄 산화물, 마그네슘 산화물, 및/또는 티타늄 산화물을 포함할 수 있다. 이들 유전체 재료는 화학양론적 또는 비화학양론적 산화물 조성물일 수 있다.
하이 k 유전체 층(610)을 형성한 후에, 도 15의 S207 및 S208이 수행되고, 그에 의해 도 25a 및 도 25b에 도시된 구조물을 얻는다. 도 25a는 도 1의 라인 X-X'에 따른 단면도에 대응하고, 도 25b는 도 1의 라인 Y-Y'에 따른 단면도에 대응한다.
유전체 층(620)이 SiP 캡 층(520)과 금속 컨택 층(320) 사이에 배치되지만, 높은 유전 상수와 작은 두께 때문에, 밴드 구조(MIS 도면)에 있어서의 터널 배리어 높이가 낮아지고, 더 낮은 컨택 저항이 얻어질 수 있다.
제1 및 제2 실시예에서는, 금속 게이트 전극 및 하이 k 게이트 전극을 이용한 게이트 교체 기술이 채용된다. 그러나, 폴리게이트 구조물을 이용한 게이트 퍼스트(gate-first) 기술도 또한 채용될 수 있다. 게이트 퍼스트 기술에서는, 더미 게이트 층(210)이 게이트 전극이다.
일반적으로, Ge 또는 Ge 베이스 재료의 사용은, 더 낮은 N 타입 도펀트 활성화 레벨 및 가전자대 근방의 페르미 준위 피닝(Fermi level pinning)과 같은 문제를 가지며, 이는 N 타입 Ge FinFET에 대하여 소스/드레인과 컨택 금속 사이에 N 타입 컨택 저항의 증가를 야기한다. 본 개시에서는, 소스/드레인 GeP 층 위에 형성된 N+ SiP 캡 층을 사용함으로써, 페르미 준위 피닝이 억제될 수 있다.
또한, SiP 캡 층은 컨택 홀 형성 후에 형성되며, 컨택 에칭 프로세스에서 캡 층이 손실되는 것을 막는 것이 가능하다. 또한, N 타입 Ge FinFET에 대한 소스/드레인과 컨택 금속 사이의 N 타입 컨택 저항이 감소될 수 있다.
모든 이점들이 반드시 설명된 것은 아니며, 모든 실시예 또는 예에 어떠한 특정 이점이 요구되는 것은 아니고, 다른 실시예 또는 예는 다른 이점을 제공할 수 있다는 것을 이해할 것이다.
본 개시의 하나의 양상에 따르면, FinFET을 포함하는 반도체 디바이스를 제조하는 방법에서, 핀 구조물이 기판 위에 형성된다. 핀 구조물은 제1 방향으로 연장하고, 상부 층을 포함한다. 상부 층의 부분은 격리 절연 층으로부터 노출된다. 소스/드레인 구조물이 핀 구조물에 형성된다. 게이트 구조물이 핀 구조물의 부분 위에 형성된다. 게이트 구조물은 제1 방향에 수직인 제2 방향으로 연장한다. 층간 유전체 층이 핀 구조물, 소스/드레인 구조물 및 게이트 구조물 위에 형성된다. 소스/드레인 구조물이 노출되도록 컨택 홀이 층간 유전체 층에 형성된다. 캡 층이 컨택 홀에 형성된다. 컨택 금속 층이 캡 층 위에 형성된다.
본 개시의 다른 양상에 따르면, FinFET을 포함하는 반도체 디바이스를 제조하는 방법에서, 핀 구조물이 기판 위에 형성된다. 핀 구조물은 제1 방향으로 연장하고, 상부 층을 포함한다. 상부 층의 부분은 격리 절연 층으로부터 노출된다. 게이트 구조물이 핀 구조물의 부분 위에 형성된다. 게이트 구조물은 제1 방향에 수직인 제2 방향으로 연장한다. 게이트 구조물 및 게이트 구조물이 덮지 않는 핀 구조물 위에 비정질 층이 형성된다. 핀 구조물 및 게이트 구조물 위에 층간 유전체 층이 형성된다. 핀 구조물의 부분이 노출되도록 컨택 홀이 층간 유전체 층에 형성된다. 노출된 핀 구조물에 소스/드레인 구조물이 형성된다. 캡 층이 소스/드레인 구조물 위의 컨택 홀에 형성된다. 컨택 금속 층이 캡 층 위에 형성된다.
본 개시의 또 다른 양상에 따르면, 반도체 디바이스는, 기판 위에 배치된 핀 구조물; 핀 구조물의 부분 위에 배치된 게이트 구조물; 게이트 구조물이 덮지 않는 핀 구조물의 부분을 포함하는 소스/드레인 구조물; 핀 구조물, 게이트 구조물 및 소스/드레인 구조물 위에 형성된 층간 유전체 층; 층간 유전체 층에 형성된 컨택 홀; 및 컨택 홀에 배치된 컨택 재료를 포함한다. 핀 구조물은, 제1 방향으로 연장하고, 상부 층을 포함하며, 상부 층의 부분이 격리 절연 층으로부터 노출된다. 게이트 구조물은 제1 방향에 수직인 제2 방향으로 연장한다. 컨택 재료는 실리콘 인화물 층 및 금속 층을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않고, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. FinFET(fin field effect transistor)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 핀 구조물을 형성하는 단계로서, 상기 핀 구조물은 제1 방향으로 연장하고, 상부 층을 포함하며, 상기 상부 층의 부분이 격리 절연 층으로부터 노출되는 것인, 핀 구조물 형성 단계;
    상기 핀 구조물에 소스/드레인 구조물을 형성하는 단계;
    상기 핀 구조물의 부분 위에 게이트 구조물 - 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장함 - 을 형성하는 단계;
    상기 핀 구조물, 상기 소스/드레인 구조물 및 상기 게이트 구조물 위에 층간 유전체 층을 형성하는 단계;
    상기 소스/드레인 구조물이 노출되도록 상기 층간 유전체 층에 컨택 홀(contact hole)을 형성하는 단계;
    상기 컨택 홀에 캡(cap) 층을 형성하는 단계;
    상기 캡 층 위에 유전체 층을 형성하는 단계; 및
    상기 캡 층 위에 컨택 금속 층을 형성하는 단계
    를 포함하는, 반도체 디바이스의 제조 방법.
  2. FinFET를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 핀 구조물을 형성하는 단계로서, 상기 핀 구조물은 제1 방향으로 연장하고, 상부 층을 포함하며, 상기 상부 층의 부분이 격리 절연 층으로부터 노출되는 것인, 핀 구조물 형성 단계;
    상기 핀 구조물의 부분 위에 게이트 구조물 - 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장함 - 을 형성하는 단계;
    상기 핀 구조물 및 상기 게이트 구조물 위에 층간 유전체 층을 형성하는 단계;
    상기 핀 구조물의 부분이 노출되도록 상기 층간 유전체 층에 컨택 홀을 형성하는 단계;
    상기 노출된 핀 구조물에 소스/드레인 구조물을 형성하는 단계;
    상기 소스/드레인 구조물 위의 컨택 홀에 캡 층을 형성하는 단계;
    상기 캡 층 위에 유전체 층을 형성하는 단계; 및
    상기 캡 층 위에 컨택 금속 층을 형성하는 단계
    를 포함하는, 반도체 디바이스의 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 캡 층과 상기 컨택 금속 층 사이에 합금 층을 형성하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  4. 삭제
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 핀 구조물은 게르마늄 또는 게르마늄 화합물로 제조되고,
    상기 캡 층은 실리콘 화합물을 포함하는 것인, 반도체 디바이스의 제조 방법.
  6. 청구항 5에 있어서, 상기 실리콘 화합물은 실리콘 인화물인 것인, 반도체 디바이스의 제조 방법.
  7. 청구항 1 또는 청구항 2에 있어서,
    상기 핀 구조물은 게르마늄 또는 게르마늄 화합물로 제조되고,
    상기 유전체 층은 실리콘 질화물, 알루미늄 산화물 및 란탄 산화물로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스의 제조 방법.
  8. 청구항 7에 있어서, 상기 캡 층은 실리콘 인화물을 포함하는 것인, 반도체 디바이스의 제조 방법.
  9. 청구항 1 또는 청구항 2에 있어서, 상기 소스/드레인 구조물은 게르마늄 인화물을 포함하는 것인, 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치된 핀 구조물로서, 제1 방향으로 연장하고, 상부 층을 포함하며, 상기 상부 층의 부분이 격리 절연 층으로부터 노출되는 것인, 상기 핀 구조물;
    상기 핀 구조물의 부분 위에 배치되며, 상기 제1 방향에 수직인 제2 방향으로 연장하는 게이트 구조물;
    상기 게이트 구조물이 덮지 않는 상기 핀 구조물의 부분을 포함하는 소스/드레인 구조물;
    상기 핀 구조물, 상기 게이트 구조물 및 상기 소스/드레인 구조물 위에 형성된 층간 유전체 층;
    상기 층간 유전체 층에 형성된 컨택 홀; 및
    상기 컨택 홀에 배치된 컨택 재료
    를 포함하고,
    상기 컨택 재료는 실리콘 인화물 층 및 금속 층을 포함하고, 상기 실리콘 인화물 층과 상기 금속 층 사이에 유전체 층이 배치되는, 반도체 디바이스.
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