KR102259187B1 - 콘택 집적 및 선택적 실리사이드 형성 방법들 - Google Patents

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Abstract

선택적 실리사이드 형성을 위한 방법들이 본원에 설명된다. 방법들은 일반적으로, 콘택 구조 집적 방식들과 함께 활용되고, 개선된 실리사이드 형성 특성들을 제공한다. 일 구현에서, 실리사이드 물질은 약 550 ℃ 미만의 온도에서 소스/드레인(S/D) 영역들 상에 선택적으로 형성된다. 결과적인 실리사이드는 진보된 콘택 집적 방식들에서 바람직한 접촉 저항 및 적용가능성을 보이는 것으로 여겨진다.

Description

콘택 집적 및 선택적 실리사이드 형성 방법들
본 개시내용의 구현들은 일반적으로, 콘택 집적 방식들을 위한 선택적 실리사이드 형성 방법들에 관한 것이다.
티타늄 실리사이드는 반도체 디바이스 제조에서 실리사이드 콘택들을 위한 유망한 물질이다. 그러나, 티타늄 실리사이드의 화학 기상 증착(CVD)은 800 ℃ 미만의 온도들에 대해 선택적이지 않다. 게다가, 실리사이드 형성은 바람직한 형상 추종성에 못미치는 형상추종성을 보이고, 실리사이드 형성 동안 규소가 소모되며, 증착 후 어닐(post deposition anneal)이 종종 활용되어 낮은 비저항 상태의 실리사이드들을 형성한다. 이러한 변수들은 종종 시간 소모적이며, 진보된 노드 콘택 구조 집적 방식들에 대한 열 예산들과 양립가능하지 않다.
따라서, 개선된 실리사이드 형성 방법들이 관련 기술분야에 필요하다.
일 구현에서, 실리사이드 형성 방법이 제공된다. 방법은, 소스/드레인(S/D) 영역들을 노출시키기 위해 콘택 트렌치 식각 프로세스를 수행하는 단계 및 노출된 S/D 영역들에 대해 세정 프로세스를 수행하는 단계를 포함한다. 에피택셜 게르마늄 증착이 S/D 영역들 상에 수행되고, 에피택셜 증착된 게르마늄을 약 550 ℃ 미만의 온도에서 규소 함유 전구체 및 티타늄 함유 전구체에 노출시킴으로써 S/D 영역들에 실리사이드 형성 프로세스가 수행된다.
또 다른 구현에서, 실리사이드 형성 방법이 제공된다. 방법은, 소스/드레인(S/D) 영역들을 노출시키기 위해 콘택 트렌치 식각 프로세스를 수행하는 단계를 포함하고, 노출된 S/D 영역들은 IV족 물질들을 포함한다. 노출된 S/D 영역들 상에 산화물 제거 프로세스가 수행되고, S/D 영역들 상에 에피택셜 게르마늄 증착이 수행된다. 티타늄, 규소, 및 게르마늄을 포함하는 실리사이드 물질 합금을 형성하기 위해, 에피택셜 증착된 게르마늄을 약 500 ℃ 미만의 온도에서 규소 함유 전구체 및 티타늄 함유 전구체에 노출시킴으로써 S/D 영역들 상에 열 화학 기상 증착 실리사이드 형성 프로세스가 수행된다. 게르마늄은 10% 미만의 농도로 합금에 존재한다.
또 다른 구현에서, 실리사이드 형성 방법이 제공된다. 방법은, pMOS 유형 및 nMOS 유형 소스/드레인(S/D) 영역들을 노출시키기 위해 콘택 트렌치 식각 프로세스를 수행하는 단계, 노출된 S/D 영역들에 대해 제1 세정 프로세스를 수행하는 단계, pMOS 유형 S/D 영역들을 마스킹하는 단계, pMOS 유형 S/D 영역들 상에 에피택셜 게르마늄 증착을 수행하는 단계, 및 pMOS 유형 S/D 영역들로부터 마스크를 제거하는 단계를 포함한다. 방법은, nMOS 유형 S/D 영역들을 마스킹하는 단계, nMOS 유형 S/D 영역들 상에 에피택셜 게르마늄 증착을 수행하는 단계, nMOS 유형 S/D 영역들로부터 마스크를 제거하는 단계, 및 S/D 영역들에 대해 제2 세정 프로세스를 수행하는 단계를 더 포함한다. 에피택셜 증착된 게르마늄을 약 550 ℃ 미만의 온도에서 규소 함유 전구체 및 티타늄 함유 전구체에 노출시킴으로써 S/D 영역들 상에 실리사이드 형성 프로세스가 수행된다.
본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있도록, 위에 간략히 요약된 본 개시내용의 더 구체적인 설명이 구현들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 첨부 도면들은 단지 예시적인 구현들만을 예시하고 따라서 그의 범위를 제한하는 것으로 간주되어서는 안 되며, 다른 동등하게 효과적인 구현들을 허용할 수 있다는 점에 주목해야 한다.
도 1은 본원에 설명된 일 구현에 따른 방법의 작동들을 예시한다.
도 2는 본원에 설명된 일 구현에 따른 방법의 작동들을 예시한다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 일 구현의 요소들 및 특징들이 추가의 언급 없이 다른 구현들에 유익하게 포함될 수 있다는 것이 고려된다.
선택적 실리사이드 형성을 위한 방법들이 본원에 설명된다. 방법들은 일반적으로, 콘택 구조 집적 방식들과 함께 활용되고, 개선된 실리사이드 형성 특성들을 제공한다. 일 구현에서, 실리사이드 물질은 약 550 ℃ 미만의 온도에서 소스/드레인(S/D) 영역들 상에 선택적으로 형성된다. 결과적인 실리사이드는 진보된 콘택 집적 방식들에서 바람직한 접촉 저항 및 적용가능성을 보이는 것으로 여겨진다.
도 1은 선택적 실리사이드 형성 프로세스를 수행하기 위한 방법(100)의 작동들을 예시한다. 작동(110)에서, 콘택 트렌치 식각 프로세스가 수행된다. 식각 프로세스, 예컨대, 반응성 이온 식각 프로세스 등은 반도체 디바이스의 소스/드레인(S/D) 영역들을 노출시키기 위해 수행된다. 본원에서 설명되는 구현들이, 다양한 집적 방식들, 예컨대, 실리사이드가 가장 먼저이고 실리사이드가 가장 나중인 집적 방식들에서 적합한 적용가능성을 찾을 수 있다는 것이 고려된다. 유사하게, 본원에 설명된 구현들은 게이트가 가장 먼저이고 게이트가 가장 나중인 집적 방식들에 유익할 것으로 여겨진다.
작동(120)에서, 세정 프로세스가 S/D 영역들에 대해 수행된다. 세정 프로세스는 후속 처리 작동들, 예컨대, 실리사이드 형성 프로세스들 이전에 수행될 수 있다. 일 구현에서, 세정 프로세스는 S/D 영역들의 표면들로부터 산화물, 질화물 또는 다른 물질들을 제거하는 데에 활용된다. 적합한 세정 프로세스들은 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스(Applied Materials)로부터 입수가능한 시코니®(SICONI®) 사전 세정 프로세스를 포함한다. 그러나, 다른 제조업자들로부터의 적합하게 구성된 세정 프로세스들이 또한, 본원에 설명된 구현들에 따라 구현될 수 있다는 것이 고려된다.
작동(120)과 관련하여 설명된 세정 프로세스는 S/D 영역들의 표면을 노출시키기 위해 S/D 영역들로부터 산화물들, 질화물들 또는 다른 바람직하지 않은 물질들을 실질적으로 또는 완전히 제거한다고 여겨진다. 일 구현에서, S/D 영역들의 노출된 표면들은 IV족 물질들, 예컨대, 규소 및/또는 게르마늄을 포함한다. 다른 물질들, 예컨대, 인, 인듐, 비소, 갈륨 등이 또한, 노출된 표면들에 존재할 수 있다. 일 구현에서, S/D 영역들은 nMOS 유형 디바이스들로서 구성된다. 또 다른 구현에서, S/D 영역들은 pMOS 유형 디바이스들로서 구성된다. 기판이 완전히 nMOS로, 완전히 pMOS로, 또는 nMOS 및 pMOS 디바이스들의 조합으로 구성될 수 있다는 것이 고려된다.
작동(130)에서, 에피택셜 게르마늄 증착 프로세스가 S/D 영역들 상에 수행된다. 일 구현에서, 에피택셜 증착된 게르마늄은 수 옹스트롬 내지 수 나노미터의 두께, 예를 들어, 약 1 Å 내지 약 10 nm, 예컨대, 약 5 Å 내지 약 5 nm의 두께를 가질 수 있다. S/D 영역들 상에 증착된 에피택셜 게르마늄 층이 nMOS 및 pMOS 디바이스 구조들 양쪽 모두에 적합할 수 있다는 것이 고려된다. 일 구현에서, 에피택셜 게르마늄 층은 또한, 갈륨으로 도핑된다. 따라서, 디바이스에 특정된(즉, nMOS, pMOS) S/D 계면 공학기술이 간소화되고 콘택 집적의 효율이 개선될 수 있다.
작동(140)에서, S/D 영역 상에 형성된 에피택셜 게르마늄 층이 선택적으로 세정된다. 예를 들어, 자연 산화물이 게르마늄 층 상에 형성되는 경우, 후속 실리사이드 형성 프로세스들을 위한 게르마늄 층을 준비하기 위해 시코니® 또는 다른 적합한 산화물 제거 프로세스가 수행될 수 있다. 실리사이드 형성 동안 S/D 물질의 소모를 방지하거나 감소시키기 위해, 게르마늄 층이 S/D과 실리사이드 계면에 추가적인 반전도성 물질을 제공하는 것으로 여겨진다.
작동(150)에서, 선택적 실리사이드 형성 프로세스가 수행된다. 일 구현에서, 선택적 실리사이드 형성 프로세스는 약 550 ℃ 미만, 예컨대, 약 500 ℃ 미만의 온도에서 수행되는 열 CVD 프로세스이다. 일 구현에서, TiCl4는 티타늄 전구체로서 활용되고 SiH4는 규소 전구체로서 활용된다. 또 다른 구현에서, 본원에 설명된 감소된 온도들에서 화합물의 분해 에너지를 감소시키기 위해, 더 대량의 할로겐, 예컨대, TiBr4 또는 TiI4가 활용될 수 있다. 또 다른 구현에서, 더 고차의 실란들, 예컨대, Si2H6, Si3H8, 및 Si4H10이, 더 고차의 실란들과 연관된 감소된 분해 에너지 때문에 활용될 수 있다. 대안적으로, 수소화게르마늄들, 예컨대, GeH3가 규소 지배 S/D 영역들 표면으로부터의 Cl 탈착을 더 돕는 데에 활용될 수 있다. 일 구현에서, 결과적인 형성된 실리사이드는 13-16 μΩ/㎠ 사이의 비저항을 보이는 낮은 저항의 c54-TiSi2 상태가 될 것으로 여겨진다.
실리사이드를 형성하기 위해 활용되는 규소 전구체들 및 티타늄 전구체는 열 CVD 프로세스 동안 교번하는 방식으로 펄싱되거나 공동 유동될 수 있다. 또 다른 구현에서, SiCl4, SiCl3H, SiCl2H2, SiCl2, SiClH4, HCl, Cl2, GeCl4, GeCl2, 및 이들의 조합들 및 혼합물들이 또한, 실리사이드 형성 프로세스 동안 공동 유동되거나, 펄싱되거나, 주기적으로 펄싱된다. H를 보충하는 것은 S/D 영역들에서 규소의 식각을 감소시키고, Cl의 추가적인 공급은 실리사이드 증착(즉, 다른 구조들 및 물질들에 우선하여 주로 S/D 영역들 상에의 자기-정렬 실리사이드 형성) 동안 바람직한 선택도를 유지하는 데에 활용될 수 있다고 여겨진다.
추가적인 전구체들 및 그와 연관된 대응하는 물질들의 활용은 또한, 핀홀 밀도를 감소시키거나 또는 핀홀들을 완전히 제거하여, S/D 영역 계면에 걸쳐 균일한 성장 특성들을 갖는 실리사이드를 생성하는 것으로 여겨진다. 게르마늄 함유 전구체들을 활용하여 약 10%까지의 Ge (Ti(Si0.9Ge0.1)2)를 갖는 실리사이드 합금들이 또한, 바람직한 실리사이드 특성들, 예컨대, 막 및 접촉 비저항 및 열 안정성을 제공한다는 것이 고려된다. 이 구현에서, 막 비저항은 약 15 μΩ/cm일 수 있고, 접촉 비저항은 약 2E-9 Ω/㎠일 수 있다.
실리사이드 형성 프로세스는 또한, 증가된 콘택 면적 집적 방식들을 위해 "가우징된" S/D 구조들 또는 랩 어라운드 콘택 구조들의 형성에서 활용될 수 있다. 실리사이드 증착 프로세스의 선택적이고 등각적인 성질이, "높은(tall)" 핀 전계 효과 트랜지스터들(FinFET) 및 수평 게이트 올 어라운드(hGAA) 트랜지스터 아키텍처들에서 유리하게 활용될 수 있다는 것이 고려된다.
도 2는 선택적 실리사이드 형성 프로세스를 수행하기 위한 방법(200)의 작동들을 예시한다. 작동(205)에서, 콘택 트렌치 식각 프로세스가 수행되고, 작동(210)에서, 세정 프로세스가 S/D 영역들에 대해 수행된다. 특정 구현들에서, 작동들(205 및 210)은 각각 작동들(110 및 120)과 유사하다. 작동(215)에서, pMOS S/D 영역들이 마스킹된다. 적합한 마스크들, 예컨대, 질화물 물질들 및 탄소 함유 물질들은, 작동(220)에서 nMOS S/D 영역들 상에의 에피택셜 증착 동안 pMOS S/D 영역들 상에의 증착을 방지하기 위해 pMOS S/D 영역들 위에 선택적으로 형성된다. nMOS S/D 영역들 상에의 증착은 고도로 도핑된 SiP 물질들, 인화물 물질들, 규소 물질들, 규소 게르마늄 물질들 및 인 도핑된 규소 게르마늄 물질들을 포함할 수 있다.
작동(225)에서, 마스크가 pMOS S/D 영역들로부터 제거되고, 작동(230)에서, nMOS S/D 영역들이 마스킹된다. nMOS S/D 영역들에 대해 활용되는 마스크들은 pMOS S/D 영역들에 대해 활용되는 것들과 유사하고, 작동(235)에서, 에피택셜 증착 프로세스는 pMOS S/D 영역들 상에 수행된다. pMOS S/D 영역들 상에의 증착은 고도로 도핑된 GeB, 붕소 물질들, 게르마늄 물질들, 규소 게르마늄 물질들, 및 붕소 도핑된 규소 게르마늄 물질들을 포함할 수 있다. 작동(240)에서, 마스크는 nMOS S/D 영역들로부터 제거된다.
작동(245)에서, 세정 프로세스, 예컨대, 작동(140)과 관련하여 설명된 세정 프로세스가 S/D 영역들 상에 수행된다. 작동(250)에서, 작동(150)과 관련하여 설명된 프로세스와 유사하게, 선택적 실리사이드 형성 프로세스가 수행된다. 작동들(150 및 250) 각각이, S/D 영역에 존재하는 물질 및 디바이스 구조의 유형에 응답하여 실리사이드 형성을 개선하기 위해, 조정된 프로세스 변수들을 활용할 수 있다는 것이 고려된다.
방법(100) 및 방법(200) 각각에서, 선택적 실리사이드 형성 프로세스들은 바람직한 비저항 특성들을 갖는 선택적 실리사이드 물질 형성을 제공한다. 방법들(100, 200)은 사전 비정질화 주입, 사후 변환 급속 열 어닐링, 또는 미반응 Ti의 제거를 활용하지 않고 실리사이드 형성을 가능하게 하여, 진보된 콘택 집적 방식들의 효율을 단순화하고 증가시킨다.
전술한 내용은 본 개시내용의 구현들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 구현들은 그의 기본 범위로부터 벗어나지 않고 안출될 수 있으며, 그의 범위는 이하의 청구항들에 의해 결정된다.

Claims (15)

  1. 실리사이드 형성 방법으로서,
    소스/드레인(S/D) 영역들을 노출시키기 위해 콘택 트렌치 식각 프로세스를 수행하는 단계;
    상기 노출된 S/D 영역들에 대해 세정 프로세스를 수행하는 단계;
    게르마늄의 에피택셜 증착을 상기 S/D 영역들 상에 수행하는 단계 - 상기 에피택셜 증착된 게르마늄은 갈륨으로 도핑됨 -; 및
    상기 에피택셜 증착된 게르마늄을 550 ℃ 미만의 온도에서 규소 함유 전구체 및 티타늄 함유 전구체에 노출시킴으로써 상기 S/D 영역들 상에 실리사이드 형성 프로세스를 수행하는 단계를 포함하는, 실리사이드 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 티타늄 함유 전구체는 TiCl4, TiBr4, 및 TiI4로 이루어진 군으로부터 선택되는, 실리사이드 형성 방법.
  4. 제3항에 있어서,
    상기 티타늄 함유 전구체는 TiCl4인, 실리사이드 형성 방법.
  5. 제1항에 있어서,
    상기 규소 함유 전구체는 SiH4, Si2H6, Si3H8, 및 Si4H10으로 이루어진 군으로부터 선택되는, 실리사이드 형성 방법.
  6. 제5항에 있어서,
    상기 규소 함유 전구체는 SiH4인, 실리사이드 형성 방법.
  7. 제1항에 있어서,
    상기 티타늄 함유 전구체 및 상기 규소 함유 전구체는 상기 실리사이드 형성 프로세스 동안 공동 유동되는, 실리사이드 형성 방법.
  8. 제1항에 있어서,
    상기 티타늄 함유 전구체 및 상기 규소 함유 전구체는 상기 실리사이드 형성 프로세스 동안 교번하는 방식으로 펄싱되는, 실리사이드 형성 방법.
  9. 제1항에 있어서,
    상기 실리사이드 형성 프로세스는 500 ℃ 미만의 열 화학 기상 증착에 의해 수행되는, 실리사이드 형성 방법.
  10. 제1항에 있어서,
    상기 실리사이드 형성 프로세스 동안 상기 S/D 영역들을 염소 함유 전구체에 노출시키는 단계를 더 포함하고, 상기 염소 함유 전구체는 SiCl4, SiCl3H, SiCl2H2, SiCl2, SiClH4, HCl, Cl2, GeCl4, GeCl2, 및 이들의 조합들 및 혼합물들로 구성되는 군으로부터 선택되는, 실리사이드 형성 방법.
  11. 실리사이드 형성 방법으로서,
    소스/드레인(S/D) 영역들을 노출시키기 위해 콘택 트렌치 식각 프로세스를 수행하는 단계 ― 상기 노출된 S/D 영역들은 IV족 물질들을 포함함 ―;
    상기 노출된 S/D 영역들에 대해 산화물 제거 프로세스를 수행하는 단계;
    게르마늄의 에피택셜 증착을 상기 S/D 영역들 상에 수행하는 단계 - 상기 에피택셜 증착된 게르마늄은 갈륨으로 도핑됨 -; 및
    티타늄, 규소, 및 게르마늄을 포함하는 실리사이드 물질 합금 ― 게르마늄은 상기 합금에 10% 미만의 농도로 존재함 ― 을 형성하기 위해, 상기 에피택셜 증착된 게르마늄을 500 ℃ 미만의 온도에서 규소 함유 전구체 및 티타늄 함유 전구체에 노출시킴으로써 상기 S/D 영역들 상에 열 화학 기상 증착 실리사이드 형성 프로세스를 수행하는 단계를 포함하는, 실리사이드 형성 방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 S/D 영역들은 pMOS 유형 디바이스들로서 구성되는, 실리사이드 형성 방법.
  14. 실리사이드 형성 방법으로서,
    pMOS 유형 및 nMOS 유형 소스/드레인(S/D) 영역들을 노출시키기 위해 콘택 트렌치 식각 프로세스를 수행하는 단계;
    상기 노출된 S/D 영역들에 대해 제1 세정 프로세스를 수행하는 단계;
    pMOS 유형 S/D 영역들을 마스킹하는 단계;
    상기 pMOS 유형 S/D 영역들 상에 게르마늄의 에피택셜 증착을 수행하는 단계;
    마스크를 상기 pMOS 유형 S/D 영역들로부터 제거하는 단계;
    nMOS 유형 S/D 영역들을 마스킹하는 단계;
    상기 nMOS 유형 S/D 영역들 상에 게르마늄의 에피택셜 증착을 수행하는 단계;
    마스크를 상기 nMOS 유형 S/D 영역들로부터 제거하는 단계;
    상기 S/D 영역들에 대해 제2 세정 프로세스를 수행하는 단계; 및
    티타늄, 규소, 및 게르마늄을 포함하는 실리사이드 물질 합금 ― 게르마늄은 상기 실리사이드 물질 합금에 10% 미만의 농도로 존재함 ― 을 형성하기 위해, 상기 에피택셜 증착된 게르마늄을 550 ℃ 미만의 온도에서 규소 함유 전구체 및 티타늄 함유 전구체에 노출시킴으로써 상기 S/D 영역들 상에 실리사이드 형성 프로세스를 수행하는 단계를 포함하는, 실리사이드 형성 방법.
  15. 삭제
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