JP2006228859A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】従来のサリサイド法により、活性領域、ゲート電極上にシリサイド層を形成すると、Ｓｉがシリサイド化反応により消費されるため、シリサイド層が活性領域のソース・ドレインを突き抜けたり、ゲート電極の抵抗が高くなったりする。
【解決手段】シリコン基板１１上にゲート電極１４用のポリシリコン膜を形成するとともにシリコン基板１１にソース・ドレイン領域１６を形成し、次いでソース・ドレイン領域１６においてニッケル膜との熱反応で選択的なエピタキシャル成長によるニッケルジシリサイド層１７を形成し、次いでゲート電極１４用のポリシリコン膜においてニッケル膜との熱反応で選択的なエピタキシャル成長によるニッケルモノシリサイド層１８を形成する。
【選択図】図２

Description

本発明は、シリコン基板と、シリコン基板上に形成されたシリサイド層とを有する半導体装置およびその製造方法に関する。シリサイド（Silicide）は、シリコンと高融点金属との化合物のことである。

最新の高性能の相補型金属酸化物半導体（ＣＭＯＳ）のプロセスにおいては、ＭＯＳ型ＦＥＴのソースおよびドレイン電極（以下、ソース・ドレイン電極という）を形成するのに、サリサイド（Salicide:Self-Aligned Silicide）と呼ばれるプロセスが用いられている。サリサイドとは、サイドウォール付きのＭＯＳトランジスタ構造で、チタン（Ｔｉ）やコバルト（Ｃｏ）やニッケル（Ｎｉ）を全面に成膜したあと、熱処理によりシリコン（Ｓｉ）基板表面のソース・ドレイン領域および多結晶シリコン（polyＳｉ）ゲート電極部分に、ＴｉやＣｏやＮｉとＳｉおよびpolyＳｉとの合金層であるシリサイド（ＴｉＳｉ_xやＣｏＳｉ_xやＮｉＳｉ_x）をセルフアライン（自己整合）に形成し、未反応のＴｉやＣｏやＮｉをエッチング除去して得られる構造のことである。サリサイドプロセスについては、例えば、非特許文献１に詳しい。

図７は、従来のサリサイドプロセスを用いた半導体装置の製造方法を示す工程順の断面図である。

まず、シリコン基板２１にＳＴＩ（shallow trench isolation）法などを用いて素子分離膜２２を形成し、さらにシリコン基板２１上にゲート絶縁膜２３を形成する。次いで、ポリシリコンなどからなるゲート電極形成膜を堆積し、これをパターニングしてゲート電極２４を形成する。絶縁膜の堆積と異方性エッチングによりサイドウォール２５を形成した後、イオン注入法を用いてソース・ドレイン領域２６を形成する（図７（ａ））。次に、スパッタ法などによりＴｉなどの金属を堆積して全面に金属膜２７を形成する（図７（ｂ））。次いで、熱処理を行って、金属膜２７の金属と基板およびゲート電極２４のＳｉとを反応させ（シリサイド化反応）、シリコン基板２１、ゲート電極２４の露出部分にＴｉＳｉなどのシリサイド層２８を形成する（図７（ｃ））。その後、絶縁膜上などに残された未反応金属膜２９を薬剤によりエッチング除去する（図７（ｄ））。

この方法によれば、リソグラフィ等の加工技術を用いなくても、自己整合的（セルフアライン）に電極を形成したい部分のみにシリサイド層を形成することが可能である。

従来から、金属シリサイド化合物は、活性領域、ゲート電極、コンタクト抵抗の低抵抗化のために採用されている。とりわけ、チタンシリサイド、コバルトシリサイドは、自己整合的にシリサイドを形成できることから、多くのデバイスで採用されている。しかし、チタンシリサイドの場合、ポリシリコン幅が縮小した場合にシリサイドの相を低抵抗のＣ５４相に変更するのが困難である。また、コバルトシリサイドの場合、コバルトジシリサイドを形成する際にシリコン（Ｓｉ）を大量に消費するため、超浅ソース／ドレインエリアにコバルトシリサイドを直接適用するのは困難となっている。その上、接合深さを浅くするためには、シリサイド層とシリコン活性層との間の界面の平坦度を充分に高くする必要がある。超浅接合部にはニッケルシリサイドが適している。ＣｏＳｉ₂ は、その形成において、１Åのコバルト（Ｃｏ）当たり、３．６４ÅのＳｉを消費する。これに対して、ニッケルモノシリサイド（ＮｉＳｉ）は、１Åのニッケル（Ｎｉ）当たり、Ｓｉを１．８３Åしか消費しない。しかし、ニッケルモノシリサイド（ＮｉＳｉ）は熱的な安定性が低く、５００℃程度の温度でもニッケルモノシリサイド（ＮｉＳｉ）がニッケルジシリサイド（ＮｉＳｉ₂ ）に部分的に変化し、シリサイド層と活性層の界面のモフォロジー（成膜・エッチング処理後の薄膜表面の形態・形状）が悪くなる。

ニッケルシリサイドの熱安定性を改善するために、白金（Ｐｔ）やイリジウム（Ｉｒ）を添加することが議論されている（例えば、特許文献１、２参照）。これは、白金やイリジウムを添加もしくは積層することで、シリコン基板上にニッケルシリサイド層をエピタキシャル的に成膜させるものである。

また、浅い接合を形成するために、別の取り組みも行われている。金属シリサイドでは、金属がシリコンと反応してシリサイド層を形成する際にシリコンが消費されてしまう。つまり、活性領域のシリコンはシリサイドが形成されると消費されてしまう。そのため、接合を浅くすることが困難である。これを解決するものとして、シリサイド化の前に活性領域のシリコンのみをエピタキシャル成長により成長させておく技術がある（例えば、特許文献３参照）。シリサイドの形成によってシリコンが消費されても、実質の活性領域のシリコンは消費されない。

また、通常の自己整合的なシリサイド形成技術では、活性領域とゲート電極には同じ金属で同じくらいの膜厚のシリサイドが形成される。これは、シリサイド化に際して成膜した金属の大部分を消費して反応させることから、ゲート上と活性領域上では、同じ種類、同じ金属消費量の金属シリサイドが形成されるためである。ゲート電極は一般的には多結晶シリコンまたは非晶質シリコンが用いられることが多い。多結晶シリコンや非晶質シリコン上に作成した金属シリサイドは、単結晶シリコン上に作成した金属シリサイドよりも耐熱性などに劣る。したがって、ゲート上の金属シリサイドのみを厚くすることが望ましい。しかし、ゲート上の金属シリサイドにおいてシリサイド層の膜厚を決めると、活性領域でシリサイド層が厚くなりすぎ、接合リーク電流が増加する。この対策に次のようなものがある。それは、いったんシリサイドを形成し、その後、窒化膜、酸化膜を形成し、化学機械研磨によりゲート電極の上の窒化膜が露出するまで酸化膜を研磨する。さらに窒化膜を除去してゲート電極上のシリサイドを露出させ、その状態でゲート電極に再度シリサイドを形成することでゲート領域のシリサイド層厚を増やす（例えば、特許文献４参照）。

さらに、近年、デバイスの微細化に伴い、ゲート電極に用いる絶縁膜について、酸化膜や酸化窒化膜では物理的な膜厚が薄くなりすぎ、トンネル電流によって素子の静止時の電流が増加して消費電力が増大するという問題がある。また、ゲート絶縁膜の薄膜化は、素子の信頼性にも問題が生じる。これらを解決するために、近年は、ゲート絶縁膜として酸化膜や酸化窒化膜を使用する代わりに、誘電率が大きくて物理膜厚を厚くすることが可能な金属酸化物を使用する検討が進められている。また、ゲート電極について、酸化性の高いポリシリコンに代えて酸化性の低い金属電極や金属シリサイド電極の研究も進められている（非特許文献２参照）。これによると、ゲート絶縁膜としてＨｆＯxを使用し、ゲート電極としてＮｉＳｉを使用している。金属電極は加工等の面で難しく、これまで使用してきた、ポリシリコン電極をすべてシリサイド化して、シリサイド電極にする方法が用いられる。
特開２００２−１２４４８７号公報 特開２００２−３６７９２９号公報 特開平１１−１８６５４６号公報 特開平１１−１２１７４５号公報 株式会社サイエンスフォーラム発行の「最新版超ＬＳＩプロセスデータハンドブック」（１９９０年）、ｐｐ．３２２−３２３ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．ｐｐ．７９−８２、Ｄｅｃｅｍｂｅｒ ２００４

上記の特許文献１、２の、ニッケルシリサイドの熱安定性を改善するための白金やイリジウムを添加する技術においては、白金やイリジウムは、選択的エッチングプロセスの間にエッチングを行うことが困難である。そのため、ニッケル膜中に白金やイリジウムを添加したニッケルシリサイドを作製する用途には未だ用いられていない。

また、上記の特許文献３の、浅い接合を形成するために、シリサイド化の前に活性領域のシリコンのみをエピタキシャル成長させておく技術においては、シリコンの選択成長が難しい。また、シリコンを選択成長させた後にシリサイド化させるため、工程が煩雑になる。

また、上記の特許文献４の、接合リーク電流を抑制するために、ゲート電極上の酸化膜を研磨し、窒化膜を除去して露出させたシリサイドに再度シリサイドを形成する技術においては、ゲート電極上の窒化膜で研磨を止めるときの選択比の問題があり、均一性良く窒化膜で研磨を止めるのは非常に難しい。また、工程が大幅に複雑になるため、生産性の問題や歩留りの問題が生じやすい。

また、上記の非特許文献２の、ゲート絶縁膜に金属酸化物を用い、ゲート電極に金属電極や金属シリサイド電極を用いる技術では、ソース・ドレイン領域とシリサイド領域の金属は同じものになってしまうこと、また、シリサイド層厚はそれぞれに初期に成膜する金属の膜厚で決まってしまうことなど、素子を作成する上で制約が多い。

本発明による半導体装置は、シリコン基板と、前記シリコン基板上に形成されたシリサイド層とを有し、前記シリサイド層は選択的に形成されたエピタキシャル層からなることを特徴とするものである。

また、本発明による半導体装置の製造方法は、シリコン基板上に選択的なエピタキシャル成長によってシリサイド層を形成するものである。すなわち、シリコン基板に活性領域を形成し、次いで前記活性領域を含めて前記シリコン基板上に金属膜を形成し、次いで熱処理にて前記金属膜の金属と前記活性領域のシリコンとを反応させて選択的なエピタキシャル成長によるシリサイド層を形成し、次いで未反応金属膜を除去することを特徴とする。

前記シリサイド層は、ニッケルジシリサイド（ＮｉＳｉ₂）層であることが好ましい。シリサイド層の形成には化学気相成長法を用いるとよい。

ニッケルジシリサイドは単結晶シリコンの格子定数とのずれがほとんどなく、同じような結晶構造を持つ。基板温度や成長速度を適切にすることにより、核成長を単結晶シリコンのみに限定し、シリコン基板（活性領域）のみに選択的にニッケルジシリサイドをエピタキシャル成長させる。これにより、シリコン基板とニッケルジシリサイドの界面は平滑なものとなる。エピタキシャル成長させた金属シリサイド層をシリコン基板上に選択的に堆積するため、熱的な安定性を確保することができる。また、白金やイリジウムを添加することがないため、白金やイリジウムを選択的にエッチングする必要がなく、プロセス的に安定化させることができる。また、下地のシリコンを消費することがほとんどなく、浅い接合を保ったまま接合リーク電流を低減できる。

また、本発明による半導体装置は、シリコン基板と、前記シリコン基板上に形成されたポリシリコン膜と、前記シリコン基板上および前記ポリシリコン膜上に選択的に形成されたエピタキシャル層からなるシリサイド層とを有し、前記シリコン基板上のシリサイド層と前記ポリシリコン膜上のシリサイド層は、その材料が互いに異なる組成または組成比とされていることを特徴とするものである。この場合に、シリコン基板上では、エピタキシャル層からなるニッケルジシリサイド層とする。シリコン基板上のシリサイド層は活性領域のソース・ドレインであり、ポリシリコン膜上のシリサイド層はゲート電極である。

これに対応する本発明による半導体装置の製造方法は、シリコン基板上にゲート電極用のポリシリコン膜を形成するとともに前記シリコン基板に活性領域を形成し、次いで前記活性領域において金属膜との熱反応で選択的なエピタキシャル成長によるシリサイド層を形成し、次いで前記ゲート電極用のポリシリコン膜において金属膜との熱反応で選択的なエピタキシャル成長によるシリサイド層を形成することを特徴とするものである。

これによれば、活性領域のシリサイド層とゲート電極上のシリサイド層を互いに別の金属シリサイドで形成する。例えば、シリコン基板上のソース・ドレイン領域のシリサイド層をニッケルジシリサイド層にする一方、ゲート電極のポリシリコン膜上のシリサイド層をコバルトシリサイド層にする。これにより、リーク電流を抑制できる。金属酸化物をゲート絶縁膜として用いた場合にも、安定した素子を形成することが可能となる。

また、本発明による半導体装置は、シリコン基板と、前記シリコン基板上に形成されたポリシリコン膜と、前記シリコン基板上および前記ポリシリコン膜上に選択的に形成されたエピタキシャル層からなるシリサイド層とを有し、前記シリコン基板上のシリサイド層よりも前記ポリシリコン膜上のシリサイド層の膜厚が厚いことを特徴とするものである。

これによれば、活性領域のシリサイド層厚とゲート電極上のシリサイド層厚を別々に制御することにより、活性領域でシリサイド層が厚くなりすぎるということがなくなり、リーク電流の少ない素子を形成できる。

また、本発明による半導体装置は、シリコン基板と、前記シリコン基板上に形成されたポリシリコン膜と、前記シリコン基板上および前記ポリシリコン膜上に選択的に形成されたエピタキシャル層からなるシリサイド層とを有し、前記ポリシリコン膜はその全体がシリサイド化により金属シリサイド層だけで形成されたフルシリサイド電極とされていることを特徴とするものである。

これによれば、ゲート電極がフルシリサイドであるので、低抵抗を実現し、回路の遅延を抑制することができる。

上記において、前記フルシリサイド電極と前記シリコン基板との間のゲート絶縁膜を金属酸化物としてもよい。金属酸化物は誘電率が大きく、また膜厚を厚くでき、素子の安定性に寄与することができる。

本発明によれば、選択的にニッケルジシリサイドをエピタキシャル成長させるので、シリコン基板とニッケルジシリサイドの界面を平滑にでき、白金やイリジウムを添加することがないため、白金やイリジウムを選択的にエッチングする必要がなく、プロセス的に安定化させることができる。また、下地のシリコンを消費することがほとんどなく、浅い接合を保ったままリーク電流を低減できる。

以下、本発明にかかわる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。

図１は、本発明の一実施の形態における半導体装置の製造方法を説明するための工程順の断面図である。

まず、シリコン基板１１にＳＴＩ法などを用いてＳｉＯ₂膜などの素子分離膜１２を形成し、さらにシリコン基板１１上にゲート絶縁膜１３を形成する。次いで、ポリシリコンなどからなるゲート電極形成膜を堆積し、これをパターニングしてゲート電極１４を形成する。絶縁膜の堆積と異方性エッチングによりサイドウォール１５を形成した後、イオン注入法を用いてソース・ドレイン領域１６を形成する（図１（ａ））。

このように加工された基板をＣＶＤ装置内に搬入し、有機金属材料とシラン系などのシリコン化合物原料を供給することにより、図１（ｂ）に示すように、シリコン基板１１上のみに選択的に金属シリサイド層１７を形成する。ここで、好ましくは、金属シリサイド層１７はニッケルジシリサイド層である。シリサイド化処理の手順は従来技術と同様にする。

ＣＶＤに用いられる有機金属原料として、下記一般式（化１）および（化２）の群の中から１つまたは２つ以上の化合物が用いられる。

但し、整数ｎは２または３、Ｒ１、Ｒ２、Ｒ３はＨまたはアルキル基である。Ｒ１、Ｒ２、Ｒ３は同一でも異なっていてもよい。

但し、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５はＨまたはアルキル基である。Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５は同一でも異なっていてもよい。

また、有機金属原料として、（ａｃａｃ）₂ Ｎｉ、（ａｃａｃ）₂ Ｎｉ水和物、（ＤＰＭ）₂ Ｎｉ、（ＤＰＭ）₂ Ｎｉ水和物、（Ｍｅ₂ Ｎ）₂ Ｎｉ、（Ｅｔ₂ Ｎ）₂ Ｎｉ、（Ｅｔ（Ｍｅ）Ｎ）₂ Ｎｉ、［（ＣＨ₃ ）Ｃ₅ Ｈ₄ ］₂ Ｎｉ、［（Ｃ₂ Ｈ₅ ）Ｃ₅ Ｈ₄ ］₂ Ｎｉ、［（ｉ−Ｃ₃ Ｈ₇ ）Ｃ₅ Ｈ₄ ］₂ Ｎｉ、［（ｎ−Ｃ₄ Ｈ₉ ）Ｃ₅ Ｈ₄ ］₂ Ｎｉの群の中から選ばれる１つまたは２つ以上の化合物を用いる。

ここで、ａｃａｃは１価の陰イオンＣＨ₃ Ｃ（＝Ｏ）ＣＨ＝Ｃ（Ｏ−）ＣＨ₃ を表し、ＤＰＭはジピバロイルメタナート（Di Pivaloyl Methanato）を表している。また、Ｍｅはメチル基、Ｅｔはエチル基であり、“ｉ−”は“イソ”を、“ｎ−”は“ノルマル”をそれぞれ表している。

Ｓｉを含むＣＶＤ原料は、典型的にはモノシランとジシランである。しかし、一般にＳｉ_x Ｈ_(2x+2)（但し、ｘは１以上の整数）と表される原料を使用可能である。さらに、Ｓｉ_x Ｈ_(2x+2) におけるＨを一部またはすべてをアルキル基、Ｃｌ、ＦもしくはＩで置換したものやＴＥＯＳ〔Ｓｉ（ＯＣ₂ Ｈ₃ ）₄ 〕なども使用可能である。そして、これらの有機金属原料およびＳｉ原料の一方もしくは両方に対して、基板に供給する前に熱を加えることであらかじめ分解させておくことが望ましい。

ニッケルジシリサイドの形成方法は、ＭＯＳ型電界効果トランジスタのソース・ドレイン領域上に電極を形成する際に用いることができる。あるいは、ソース・ドレイン領域上およびゲート電極上にシリサイド層を形成する際に用いることができる。ＭＯＳ型トランジスタは、バルク型であってもＳＯＩ（Silicon ON Insulator）基板上に形成されたものであってもよい。また、絶縁膜（または絶縁基板）上に形成された薄膜トランジスタ（ＴＦＴ）であってもよい。

また、ニッケルジシリサイドの形成方法は、活性領域とゲート電極を別々にシリサイド化できるため、ゲート電極のシリサイドの材料や膜厚を任意に制御することが可能であるため、活性領域は基板とのリーク電流を小さくしたまま、ゲート電極の抵抗を低くすることが可能である。さらには、ゲート電極のポリシリコンを残さずにすべてシリサイド化を行うことで、フルシリサイドのゲート電極を形成することが可能であり、ゲート絶縁膜に金属酸化物を用いる高誘電体ゲート絶縁膜の電極として利用できる。

（実施例１）
図２は、本発明の実施例１を説明するための工程順の断面図である。

シリコン基板１１にＳｉＯ₂膜などの素子分離膜１２を形成し、シリコン基板１１上にゲート絶縁膜１３を形成し、ポリシリコンのゲート電極形成膜を堆積し、パターニングしてゲート電極１４を形成し、サイドウォール１５を形成し、イオン注入でソース・ドレイン領域１６を形成する（図２（ａ））。

このように加工された基板をＣＶＤ装置内に搬入し、上記で説明した有機金属材料とシラン系などのシリコン化合物原料を供給することにより、図２（ｂ）に示すように、シリコン基板１１のソース・ドレイン領域１６上のみに選択的に金属シリサイド層としてニッケルジシリサイド層１７を形成する。

次いで、図２（ｃ）に示すように、ニッケル膜を通常のスパッタ法で成膜し、３００℃で第１の熱処理を行った後、塩酸と過酸化水素水からなる薬液で未反応のニッケル膜を除去し、ゲート電極上のみに自己整合的にニッケルシリサイドを残し、６００℃の第２の熱処理を行うことで、ゲート電極上にも低抵抗なニッケルモノシリサイド層１８を形成する。

本実施例によれば、シリコン基板１１のソース・ドレイン領域１６上に形成されたニッケルジシリサイド層１７はシリコン基板１１との界面が平滑であり、リーク電流を低減することができる。

（実施例２）
図３は、本発明の実施例２を説明するための工程順の断面図である。

シリコン基板１１にＳｉＯ₂膜などの素子分離膜１２を形成し、シリコン基板１１上にゲート絶縁膜１３を形成し、ポリシリコンのゲート電極形成膜を堆積し、パターニングしてゲート電極１４を形成し、サイドウォール１５を形成し、イオン注入でソース・ドレイン領域１６を形成する（図３（ａ））。

このように加工された基板をＣＶＤ装置内に搬入し、上記で説明した有機金属材料とシラン系などのシリコン化合物原料を供給することにより、図３（ｂ）に示すように、シリコン基板１１のソース・ドレイン領域１６上のみに選択的に金属シリサイド層としてニッケルジシリサイド層１７を形成する。

次いで、図３（ｃ）に示すように、コバルト膜を通常のスパッタ法で成膜し、５００℃で第１の熱処理を行った後、塩酸と過酸化水素水からなる薬液で未反応のコバルト膜を除去し、ゲート電極上のみに自己整合的にコバルトシリサイドを残し、８００℃の第２の熱処理を行うことで、ゲート電極上にも低抵抗なコバルトシリサイド層１９を形成する。

本実施例によれば、シリコン基板１１のソース・ドレイン領域１６上に形成されたニッケルジシリサイド層１７はシリコン基板１１との界面が平滑であり、リーク電流を低減することができる。

（実施例３）
図４は、本発明の実施例３を説明するための工程順の断面図である。これは、ソース・ドレイン領域上のニッケルジシリサイド層の膜厚とゲート電極上のニッケルモノシリサイド層の膜厚とを異ならせたものである。工程順については、図２の実施例１と同様である。図４（ｂ）において、ソース・ドレイン領域１６上に形成するニッケルジシリサイド層１７の膜厚を例えば２０ｎｍとする。そして、図４（ｃ）において、ゲート電極１４上に形成するニッケルモノシリサイド層１８の膜厚を例えば３５ｎｍとする。

本実施例によれば、ゲート電極１１上に形成されるニッケルモノシリサイド層１８は厚くなるため、抵抗を減少でき、回路の遅延を抑制することが可能となる。

（実施例４）
図５は、本発明の実施例４を説明するための工程順の断面図である。これは、ゲート電極におけるニッケルモノシリサイド層をゲート電極全体に及ばせ、ゲート電極をフルシリサイド電極とするものである。工程順については、図５（ａ），（ｂ）での説明は実施例１の図２（ａ），（ｂ）と同様である。

シリコン基板１１のソース・ドレイン領域１６上のみに選択的に金属シリサイド層としてニッケルジシリサイド層１７を形成した後、図５（ｃ）に示すように、ニッケル膜を通常のスパッタ法でゲート電極の高さの１／２の膜厚だけ成膜し、３００℃で第１の熱処理を行った後、塩酸と過酸化水素水からなる薬液で未反応のニッケル膜を除去し、ゲート電極上のみに自己整合的にニッケルシリサイドを残し、６００℃の第２の熱処理を行うことで、ゲート電極１４のポリシリコンがすべてニッケルモノシリサイドに変化したフルシリサイド電極２０を形成する。

本実施例によれば、シリコン基板１１との界面が平滑なニッケルジシリサイド１７によりリーク電流を低減できるとともに、ゲート電極１１にフルシリサイド電極２０を形成するので、抵抗を減少でき、回路の遅延を抑制することが可能となる。

（実施例５）
図６は、本発明の実施例５を説明するための工程順の断面図である。これは、ゲート絶縁膜として金属酸化物からなるゲート絶縁膜を用いるものである。工程順については、図２の実施例１と同様である。

図６（ａ）において、シリコン基板１１にＳｉＯ₂膜などの素子分離膜１２を形成し、シリコン基板１１上に金属酸化物からなるゲート絶縁膜１３を形成し、さらにポリシリコンのゲート電極１４を形成し、サイドウォール１５を形成し、イオン注入でソース・ドレイン領域１６を形成する。

図６（ｂ）において、ソース・ドレイン領域１６上にニッケルジシリサイド層１７を形成する。

図６（ｃ）において、ゲート電極１４からフルシリサイド電極２０とする。

本実施例によれば、ゲート絶縁膜１３を構成する金属酸化物は誘電率が大きく、また膜厚を厚くでき、素子の安定性に寄与する。

本発明者らは、ニッケルジシリサイドは単結晶シリコンの格子定数とのずれがほとんどないことに着目した。有機金属Ｎｉ材料である［（Ｃ₂ Ｈ₅ ）Ｃ₅ Ｈ₄ ］₂ ＮｉとＳｉＨ₄ を原料とし、基板を加熱して、熱ＣＶＤ法によりニッケルシリサイド層を形成した。基板としては、一部分を酸化膜で覆われたシリコン基板を用いた。基板温度が５５０℃を超えると、酸化膜上には成膜されず、シリコン基板のみにニッケルシリサイドが成膜された。このニッケルシリサイドの組成をＸ線回折法を用いて評価したところ、（１００）に配向したＮｉＳｉ₂のピークが観察された。

ＮｉＳｉ₂ は、立方の結晶構造を持ち、その格子定数は、ａ＝５．４０６Åである。Ｓｉ（１００）は、ＮｉＳｉ₂ と同じ立方晶の結晶構造を持ち、その格子定数は、ａ＝５．４３０６Åであり、ＮｉＳｉ₂ とＳｉは同じような結晶構造を持つ。したがって、ニッケルジシリサイドがシリコン基板（１００）上にエピタキシャル成長したものであると考えられる。また、このときのシリコン基板とニッケルジシリサイドの界面にはほとんど凹凸のない平滑な形状が得られた。また、ニッケルジシリサイドを成膜したシリコン基板を８００℃程度の熱処理を行っても、シリコン基板とニッケルシリサイドの界面は平滑なままで、かつ、表面のニッケルジシリサイドが凝集することもなかった。

さらに、本発明者らは、成長速度が、０．５〜５ｎｍ／分の条件で成膜することで、核成長が単結晶シリコンのみに生じ、多結晶シリコンや酸化膜、窒化膜などには起きないことを見出した。これは、核形成の吸着と脱離のバランスが、この反応速度領域では、単結晶シリコン上で吸着成分が多くなり、選択的にＮｉＳｉ₂ が成長することを意味している。

以上好ましい実施例について説明したが、本発明はこれらの実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、使用する原料についてはＣＶＤ法の原料として公知の有機金属原料、Ｓｉ原料、還元ガスはすべて使用可能である。また、堆積の際の基板温度、熱処理条件など、本実施例で示した条件に限らない。

以上説明したように、本発明は、活性領域上に選択的にニッケルジシリサイド層を形成する半導体装置等に有用である。

本発明の一実施の形態を説明するための工程順の断面図 本発明の実施例１を説明するための工程順の断面図 本発明の実施例２を説明するための工程順の断面図 本発明の実施例３を説明するための工程順の断面図 本発明の実施例４を説明するための工程順の断面図 本発明の実施例５を説明するための工程順の断面図 従来のサリサイドプロセスを用いた半導体装置の製造方法を示す工程順の断面図

符号の説明

１１ シリコン基板
１２ 素子分離膜
１３，１３ａ ゲート絶縁膜
１４ ゲート電極
１５ サイドウォール
１６ ソース・ドレイン領域
１７ ニッケルジシリサイド層
１８ ニッケルモノシリサイド層
１９ コバルトシリサイド層
２０ フルシリサイド電極

Claims (19)

1. シリコン基板と、前記シリコン基板上に形成されたシリサイド層とを有し、前記シリサイド層は選択的に形成されたエピタキシャル層からなることを特徴とする半導体装置。
2. 前記シリサイド層がニッケルジシリサイド層である請求項１に記載の半導体装置。
3. シリコン基板と、前記シリコン基板上に形成されたポリシリコン膜と、前記シリコン基板上および前記ポリシリコン膜上に選択的に形成されたエピタキシャル層からなるシリサイド層とを有し、前記シリコン基板上のシリサイド層と前記ポリシリコン膜上のシリサイド層は、その材料が互いに異なる組成または組成比とされていることを特徴とする半導体装置。
4. 前記シリコン基板上のシリサイド層がニッケルジシリサイド層である請求項３に記載の半導体装置。
5. 前記シリコン基板上のシリサイド層が活性領域のソース・ドレインであり、ポリシリコン膜上のシリサイド層がゲート電極である請求項３に記載の半導体装置。
6. シリコン基板と、前記シリコン基板上に形成されたポリシリコン膜と、前記シリコン基板上および前記ポリシリコン膜上に選択的に形成されたエピタキシャル層からなるシリサイド層とを有し、前記シリコン基板上のシリサイド層よりも前記ポリシリコン膜上のシリサイド層の膜厚が厚いことを特徴とする半導体装置。
7. 前記シリコン基板上のシリサイド層がニッケルジシリサイド層である請求項６に記載の半導体装置。
8. シリコン基板と、前記シリコン基板上に形成されたポリシリコン膜と、前記シリコン基板上および前記ポリシリコン膜上に選択的に形成されたエピタキシャル層からなるシリサイド層とを有し、前記ポリシリコン膜はその全体がシリサイド化により金属シリサイド層だけで形成されたフルシリサイド電極とされていることを特徴とする半導体装置。
9. 前記シリコン基板上のシリサイド層がニッケルジシリサイド層である請求項８に記載の半導体装置。
10. 前記フルシリサイド電極と前記シリコン基板との間のゲート絶縁膜が金属酸化物である請求項８に記載の半導体装置。
11. シリコン基板に活性領域を形成し、次いで前記活性領域を含めて前記シリコン基板上に金属膜を形成し、次いで熱処理にて前記金属膜の金属と前記活性領域のシリコンとを反応させて選択的なエピタキシャル成長によるシリサイド層を形成し、次いで未反応金属膜を除去することを特徴とする半導体装置の製造方法。
12. 前記シリサイド層をニッケルジシリサイドで形成する請求項１１に記載の半導体装置の製造方法。
13. 前記シリサイド層を化学気相成長法で形成する請求項１１または請求項１２に記載の半導体装置の製造方法。
14. シリコン基板上にゲート電極用のポリシリコン膜を形成するとともに前記シリコン基板に活性領域を形成し、次いで前記活性領域において金属膜との熱反応で選択的なエピタキシャル成長によるシリサイド層を形成し、次いで前記ゲート電極用のポリシリコン膜において金属膜との熱反応で選択的なエピタキシャル成長によるシリサイド層を形成することを特徴とする半導体装置の製造方法。
15. 前記ゲート電極用のポリシリコン膜におけるシリサイド層は、前記活性領域におけるシリサイド層とは組成または組成比が異なる材料で形成する請求項１４に記載の半導体装置の製造方法。
16. 前記ポリシリコン膜におけるシリサイド層の形成は、前記活性領域におけるシリサイド層よりも膜厚を厚く形成する請求項１４または請求項１５に記載の半導体装置の製造方法。
17. 前記ポリシリコン膜におけるシリサイド層の形成は、前記ポリシリコン膜の全体を金属シリサイド化しフルシリサイド電極を形成する請求項１４から請求項１６までのいずれかに記載の半導体装置の製造方法。
18. シリコン基板上に金属酸化物のゲート絶縁膜を介してゲート電極用のポリシリコン膜を形成するとともに前記シリコン基板に活性領域を形成し、次いで前記活性領域において金属膜との熱反応で選択的なエピタキシャル成長によるシリサイド層を形成し、次いで前記ゲート電極用のポリシリコン膜において金属膜との熱反応で選択的なエピタキシャル成長によるシリサイド層を形成することを特徴とする半導体装置の製造方法。
19. 前記活性領域におけるシリサイド層の形成は、選択的にニッケルジシリサイド層をエピタキシャル成長させることである請求項１４から請求項１８までのいずれかに記載の半導体装置の製造方法。
    
    
    

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