TWI524392B - 穩定矽化金屬膜及其製造方法 - Google Patents

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Description

穩定矽化金屬膜及其製造方法
本發明是有關於半導體製程，特別是有關於金屬矽化物及其製造方法。
於半導體製程中，金屬矽化物是一種普遍應用之材料。一般來說，半導體製程通常使用於積體電路之製造中，但此製程亦可使用於其它領域中。舉例來說，半導體製程技術常應用於製造平板顯示器以及微機電系統(“MEMS”)。在積體電路中，金屬矽化物被用來形成具有低接觸電阻的電觸點(形成歐姆接觸)。因此，具有低電阻之金屬矽化物是可期待的。
在矽化物形成後，通常會以一些附加的處理步驟來處理此矽化物。諸如，當以矽化物形成電晶體之源/汲極觸點時，可先在矽化物上沈積諸如硼磷矽玻璃(“BPSG”)之介電體，使電晶體及源/汲極觸點與其它導電元件絕緣。然後，於一高溫下，將BPSG退火導致其反流，使得BPSG層平坦，以利後續處理步驟進行。
隨著電特徵(electrical features)之尺寸(size)的减少，改變的處理過程使得新的矽化物得以發展。其中，鎳矽化物(NiSi)可取代矽化物，而應用於製造具有非常小之特徵尺寸(feature size)之電設備。
然而，由於NiSi在高溫下(尤其是用於如BPSG之電介質平坦化(planarization)之溫度)的不穩定性，因此限制了 NiSi的應用範圍。上述的平坦化退火製程通常是在700－950℃溫度中執行，而NiSi在此高溫中是熱不穩定的。於較高溫度中，NiSi會失去其結構完整性(structural integrity)。諸如，在上述的溫度中，NiSi可能會發生成核或凝聚，而導致空穴(voids)不連續(discontinuities)。所產生的不連續矽化物具有相當高的薄膜電阻。另外，於高溫中，可能會產生矽化物之刺穿(spiking)，導致矽化物延伸至基片內以及可能導致具有其它導電特徵(conductive feature)的短路。
已發展及研究許多鎳矽化物之變體。此變體包括摻雜有碳的鎳矽化物。已有報導中指出含碳原子百分比高達1.3%之鎳矽化碳摻雜矽膜。然而，由於增加碳的摻雜比例可能會導致電阻增加，因此，上述的碳摻雜增加了矽化物之電阻，這有悖於在很多應用中(包括觸點之形成)對於低電阻之期待。此外，在約大於800℃之溫度下，碳摻雜鎳矽化物之薄膜電阻作為溫度之函數顯著地增加。可參見諸如S.Mertens,The Electrochemical Society Meeting，其於2006年10月30日在墨西哥Cancun城舉行。應注意到，上述的電阻增加與執行BPSG退火的溫度相符，一般來說，BPSG退火在大於700℃之溫度中執行。
因此，亟須一種在高溫處理後仍具有很好之高溫穩定性及電阻性能(electrical resistance behavior)之矽化物。
本發明提供一種半導體處理方法。此方法包括：在反應 室中於基片上形成至少包含約2%(原子百分比)碳之矽膜(silicon film)。將金屬膜沈積於矽膜上。將此金屬膜及矽膜退火，以形成金屬矽化物。將電介膜(如BPSG層)形成於金屬矽化物上。將此電介層退火，以使其平坦化。
本發明另提供一種半導體處理方法。此方法包括：提供具有摻雜有碳之矽膜的基片。將此矽膜與鎳反應，以形成鎳矽化物。後續將此鎳在約800℃或更高溫度下退火。將此鎳矽化物退火後，此鎳矽化物之薄膜電阻約小於12 Ohm/sq。
本發明又提供積體電路。此積體電路包括包含等於或大於1%(原子百分比)之碳的金屬矽化物。一已圖案化(patterned)之BPSG層位於此金屬矽化物上。
已研發出在極高溫度下具有非常好之熱穩定性之金屬矽化物。此矽化物由與金屬(鎳較佳)反應之碳摻雜矽形成。此矽為具有非常高水準之碳，其在非常高之溫度下仍可形成穩定的金屬矽化物。以NiSi：C表示碳摻雜鎳矽化物，其中Ni、Si及C表示此膜片可包括鎳、矽及碳，但無意暗指或暗示此材料之相關比率或質量。
較佳地，矽化物可由包含約2%(原子百分比)或更多的碳之矽形成，更佳為約2.5%(原子百分比)或更多的碳。在一些實施例中，形成矽化物的矽包含約2.7%(原子百分比)或更多的碳。較佳地，形成矽化物之碳摻雜矽為置換型碳摻雜單晶矽(substitutionally carbon－doped single crystalline silicon)。在一些實施例中，此碳摻雜單晶矽包含約2%(原子百分比)或更多置換型碳，較佳地包含約2.5%(原子百分比)或更多置換型碳。於一些實施例中，此碳摻雜單晶矽可包含2.7%(原子百分比)或更多之碳。
應瞭解到，在碳摻雜矽與金屬反應後會將碳稀釋。於矽化反應後，金屬矽化物較佳可包含約1%(原子百分比)或更多碳，而更佳包含約1.25%(原子百分比)或更多碳。於一些實施例中，此矽化物可包含約1.35%(原子百分比)或更多之碳。
有利地，已發現矽化物於約800℃或更高之溫度下仍保持熱穩定，更佳於約850℃或更高，最佳於約900℃或更高。可發現以在約400－900℃之退火溫度下而言，矽化物之薄膜電阻作為溫度之函數基本上是平坦的。對在約800至900℃間的任何溫度之退火而言，薄膜電阻上升約6 Ohm/sq或更少，相對於在800℃之薄膜電阻而言，上升約3 Ohm/sq或更少則更佳。
此外，已發現矽化物即便在經受後矽化(post－silicidation)、高溫退火(如BPSG回流退火)之後，其薄膜電阻仍是有利地低。較佳地，於退火後的薄膜電阻約為小於16 Ohm/sq，約為14 Ohm/sq或更小則更佳，而於退火後(諸如後矽化退火至約大於800℃的溫度)的薄膜電阻約為12 Ohm/sq或更小則最佳。
矽化物可應用於多方面，包括用以形成具有非常小之特徵尺寸的電觸點。較佳地，矽化物之關鍵尺寸(critical dimension)約為小於45nm，而小於約32nm則更佳。此外，由於上述矽化物具有熱穩定性，因此此矽化物與後續的各種高溫處理步驟相容。諸如，矽化物與約700－850℃(較佳地約700－900℃)之高溫平坦化退火(如BPSG退火)相容。在一些實施例中，約在800－900℃下執行退火。
碳摻雜之鎳矽化物及方法
如上文所述，結合一些實施例，將碳摻雜矽與鎳反應可較佳地形成碳摻雜鎳矽化物。於一些實施例中，可將碳摻雜單晶矽與碳進行置換型摻雜，其可於矽內具有高均勻度之碳分布。然而，於其它實施例中，已經發現根據一些實施例之碳摻雜鎳矽化物之薄膜電阻幾乎不受碳加入的影響或影響相當小。因此，根據一些實施例之矽化物，即使當矽與碳不是置換型摻雜和/或不是均勻摻雜時，其仍具有非常低之薄膜電阻。
碳摻雜單晶矽可如下方法來形成：提供設置於化學氣相沈積反應器(“CVD”)內之基片；在化學氣相沈積條件下，引導丙矽烷及碳源至反應器；並且沈積碳摻雜單晶矽於基片上。較佳地，可以至少約為5納米/分鐘之沈積速率來執行此沈積，以至少約10納米/分鐘則更佳，而以至少約20納米/分鐘則最佳。較佳地，產生之碳摻雜單晶矽膜包含至少約2.0%之碳(原子百分比)，包含約2.5%或更多之碳(原子百分比)則更佳，而包含約2.7%或更多之碳(原子百分比)則最佳。於一些實施例中，將矽與碳進行置換型摻雜(substitutionally－doped)。關於形成碳摻雜矽膜之合適 方法已公開於轉讓給本申請受讓人之美國專利申請案第2006/0240630號中，其所有公開之內容均並入本文參考。其方法允許置換型碳摻雜單晶矽之形成。
應該瞭解到摻雜到矽膜內之碳之數量可為本領域所熟知之各種方法來確定。諸如，置換型摻雜到矽膜內之碳之數量可利用X射線衍射來測量摻雜矽材料之垂直晶格間隔(perpendicular lattice spacing)，然後應用為本領域熟知其技藝者所熟知之維加德定律(Vegard’s law)來確定。諸如，置換型摻雜到矽內之碳之數量可利用X射線衍射來測量摻雜矽之垂直晶格間隔，然後應用維加德定律來確定。本領域熟知其技藝者熟知維加德定律及置換型碳含量(carbon level)、晶格間隔及應變間之關係。可參見諸如Judy L. Hoyt之《Si1－y Cy /Si及Si1－x－y Gex Cy /Si之異質接面之置換型碳結合及電子特性化》、Taylor和Francis之《矽－鍺碳合金》NY,pp.59－89,2002之第三章。如前述Hoyt之文章之第73頁於圖3.10中所示，摻雜矽中之總碳含量可SIMS確定，而無置換型之碳含量(non－substitutional carbon content)可從總碳含量中减去置換型碳含量來得知。可用類似之方法來確定任何其它摻雜到其它含矽材料內之元素之數量。
CVD為適用的沈積方法，包括電漿增强型化學式氣相沈積(PECVD)或高溫化學氣相沈積(thermal CVD)，其利用丙矽烷蒸氣(trisilane vapor)及碳源將單晶矽膜、碳摻雜磊晶(epitaxial)矽膜沈積於CVD室內之基片上。於一些實施例中，將氣態之含氯蝕刻劑(諸如HCl或更佳為雙原子氯 (diatomic chlorine))與丙矽烷及碳源一起引進CVD室內，以進行選擇性地沈積單晶矽膜。
於某些實施例中，較佳地將丙矽烷、碳源及蝕刻氣體以獨立氣體形式或者混合成原料氣(feed gas)以引入到CVD室內。可以在CVD室內或是引入室內之前將氣體混合成原料氣。於CVD內之總氣壓較佳為在約0.001托(Torr)到約1000托之範圍內，在約0.1托到約350托之範圍內則更佳，而在約為0.25托到約100托之範圍內則最佳。
原料氣中合適的碳源包括但不限於矽烷基烷(silylalkane)，如單矽烷基甲烷(monosilylmethane)、雙矽烷基甲烷(disilylmethane)、三矽烷基甲烷(trisilylmethane)及四矽烷基甲烷(tetrasilylmethane)，並且/或者諸如單甲基矽烷(monomethyl silane，MMS)之矽烷(alkylsilanes)，及二甲基硅烷(dimethyl silane)。於一些實施例中，碳源包括H3 Si－CH2 －SiH2 －CH3 (1,3－乙矽丁烷)(H3 Si－CH2 －SiH2 －CH3 (1,3－disilabutane))。
可用合適的導管將原料氣提供到CVD室。此CVD室較佳為在單基片反應器(single substrate reactor)內(如單基片水平氣體流量CVD室)。較佳地，此CVD室可在單基片、單程(single pass)、可輻射加熱之層狀(laminar)水平氣體流量反應器中。上述的反應器可於市面購得，而較佳之樣品包括可購得之單層基片反應器EpsilonTM 系列，此系列來自美國亞利桑那州菲尼克斯市之ASM公司。而本文所介紹之方法亦可使用其它反應器。諸如蓮蓬頭配置(showerhead arrangement)，已發現均勻度及沈積速率增加之好處在EpsilonTM 室之水平、單程、薄片狀之氣體流量配置中尤其有效，此EpsilonTM 室使用帶有低處理氣體滯留時間之旋轉基片。引導電漿製成(plasma products)(於遠程電漿發生器之原處或下游)到室內可執行CVD，但如上文所述，高溫化學氣相沈積為較佳的。
可於一基片溫度下較佳地執行高溫化學氣相沈積，此基片溫度可有效地沈積單晶矽膜於基片上。較佳地，可於約350℃到約900℃之範圍內執行高溫化學氣相沈積，而在約500℃到約800℃之範圍內則更佳。於一實施例中，化學氣相沈積條件包括一溫度，此溫度約為一過渡溫度，對丙矽烷而言，此過渡溫度實質上介於大量傳輸受控(mass－transport controlled)之沈積條件及實質上動力受控(kinetically controlled)之沈積條件之間。併入本文參考之美國專利案第6,821,825號介紹了此丙矽烷沈積條件。於約300℃到約700℃之溫度範圍內之可較佳地執行PECVD。
對在單層基片反應器(如Epsi1onTM 系列反應器)內執行丙矽烷的沈積而言，丙矽烷的流動速率是於約5 mg/min(5毫克每分鐘)到約2,000 mg/min之範圍內，於約50 mg/min到約500 mg/min之範圍內則較佳，而於約100 mg/min到約300 mg/min之範圍內則更佳；碳源(如MMS)之流動速率較佳地是在約80sccm到約1000sccm之範圍內；碳源之流動速率與丙矽烷流動速率之比率較佳地是在每毫克丙矽烷約0.5標準立方厘米碳源(scc/mg)到約8.0scc/mg之間， 於約0.9 scc/mg到約3.0 scc/mg間則更佳；載氣流動速率(carrier gas flow rates)較佳地是在約1 slm到約50 slm之範圍內，在約10 slm到約40 slm之範圍內則更佳；沈積速率較佳地為至少約5nm每分鐘，為至少約10nm每分鐘則更佳；沈積氣壓較佳地是在約1Torr到約200Torr之範圍內，在約10Torr到約100Torr之範圍內則更佳，甚至在約20Torr到約100Torr之範圍內則更佳，而沈積溫度較佳地是在約450℃到約600℃之範圍內，在約500℃到約575℃之範圍內則更佳。本領域熟知其技藝者可利用本文提供之指引及常規之實驗使此等條件與各種類型之設備及沈積配置相適應。
相較於習知使用矽源來進行矽膜之沈積，本文所介紹之使用丙矽烷來進行矽膜之沈積具有許多顯著的優點。舉例來說，在一沈積溫度下，以丙矽烷來沈積矽膜的速率顯著地快於使用矽烷來沈積矽膜的速率。在一實施例中，高速率的沈積方法為在約50－200 mg/min之傳送速率下將丙矽烷傳送至基片表面上。在高溫化學氣相沈積之條件中，較佳地在約500℃到約800℃之範圍之溫度下，使矽材料以相對快(如與其它矽源相比)的沈積速率進行沈積，一般而言在約為每分鐘50或更高之速率下，在約為每分鐘100或更高則較佳，而在約為每分鐘200或更高則更佳。可在甚至更高之沈積率下執行使用丙矽烷之沈積，諸如約為每分鐘400或更高，在約為每分鐘800或更高則較佳，而在約為每分鐘1,000或更高則更佳。
另外，相較於不是使用丙矽烷來製成之膜片，依照本文介紹之方法所製造出的較佳碳摻雜單晶矽膜的成份均勻性(ompositional uniformity)獲得改善。本發明不應受任何操作理論約束，但應該瞭解到矽膜比使用習知先質(如矽烷、二氯矽烷(DCS)或三氯矽烷(TCS))沈積之相應矽膜具有較好之成份均勻度。此外，利用丙矽烷及其高沈積速率，可製備包含相對高水準的無矽元素之膜片。諸如，晶體Si：C較佳地可包含約2%到約3.5%(原子百分比)之間的碳。
基於對薄層的疑慮，可將碳摻雜矽膜之厚度較佳形成大於或約等於後續沈積鎳膜之厚度。較佳地，碳摻雜矽膜之厚度約為10nm或更大，約為20nm或更大則較佳，而在約20－200 nm間則最佳。
後續可將鎳直接沈積於碳摻雜矽膜上。可使用為本領域熟知其技藝者所熟知之各種方法使鎳較佳地以毯覆式的方式沈積於包含暴露之碳摻雜矽之基片上。諸如，以物理氣相沈積法(PVD)沈積鎳。
碳摻雜矽膜與鎳於兩者之間的觸點處反應，以形成碳摻雜鎳矽化物(NiSi：C)。較佳將此膜及鎳退火以促進上述反應的進行。較佳地，可於小於約600℃之溫度下執行此退火，而於約300－600℃間則更佳。有利地，產生之NiSi：C含有約1%(原子百分比)或更多之碳，含有1.25%(原子百分比)或更多則更佳，而含有1.35%(原子百分比)或更多則最佳。
現將參考圖式進行說明，其中相似的編號表示相似的 構件。
參見圖1A及圖1B，所顯示的薄膜電阻為NiSi：C的薄膜電阻，其中NiSi：C為在上述之較佳條件下且於EpsilonTM 系列反應器中所形成。所形成的NiSi：C在高溫下是有利地穩定的。圖1A及圖1B顯示在各種溫度下，包含2%(原子百分比)的碳之Si：C與金屬進行反應而形成之NiSi：C的薄膜電阻。薄膜電阻可代表金屬矽化物之熱穩定性能，當金屬矽化物的電阻於某一特定溫度下遽增，表示金屬矽化物的不穩定性。應了解，電阻的遽增是由於材料中受到溫度所影響之相變所導致的。
如圖1A所示，在暴露於700℃之溫度後，未摻雜有碳之鎳矽化物的薄膜電阻遽增。相反地，NiSi：C樣本之薄膜電阻自約400℃到約900℃間是實質上平穩的。因此，可發現NiSi的熱穩定性只到達700℃為止，而NiSi：C的熱穩定性可高達至少約900℃。
此外，參見圖1B，在700－900℃溫度下的後矽化退火不會增加NiSi：C之電阻。更確切地說，在所評估的退火持續時間中，薄膜電阻是在14 Ohm/sq以下，並且在大約1750秒或更少之退火持續時間內，此薄膜電阻保持在上述值以下。此結果更顯示了NiSi：C在至少約900℃或甚至更高時仍保持熱穩定。
NiSi：C的熱穩定性使得其可應用於多種製程中，換言之，在NiSi：C形成後，可對其執行高溫處理步驟。合適之處理流程之範例會在下文討論並且在圖2到圖15中說明。
範例性處理流程
圖2為本發明一實施例之基片10之剖視圖，所述基片10包括矽基片。此基片10可包括在矽晶圓上或絕緣層上覆矽(silicon－on－insulator,SOI)基片上形成之磊晶層(epitaxial layer)。場隔離(Field isolation)區域12是以習知淺溝槽隔離(STI)技術形成，其中淺溝槽隔離技術在STI元件之間界定出主動區域。圖2中繪示有一主動區域14。可選地，可以任何合適之方法界定場絕緣材料，此場絕緣材料包括矽之局部氧化(local oxidation of silicon,LOCOS)及於LOCOS或STI上之大量異體。應瞭解到，在基片10上之STI通常可同時界定出多個主動區域，並且場絕緣體(field insulation)通常形成使電晶體的主動區域14彼此分離的網。在適合形成通道(channel formation)的平面上，可較佳地進行基片的本底摻雜(background dope)。
圖3繪示為於主動區域14上形成閘極後16之基片10。此閘極16包括一對於矽電極17周圍形成之間隙壁(spacer)15，保護層(cap layer)19覆蓋此矽電極17。儘管顯示為習知一種矽電極，其被絕緣的間隙壁及保護層所包圍，並且閘極介電層18與其下的基片10分離，但是應該瞭解到電晶體閘極的堆叠(transistor gate stack)為其他配置方式。於一些製程中，例如是省略間隙壁15。於一些實施例中，在主動區域14內，可於電晶體閘極16之任一侧定義源極與汲極區域20。此外，可於閘極16下方且於源極 與汲極區域20之間界定通道區域22。
圖4繪示為進行可選擇性蝕刻步驟後之結果，此可選擇性蝕刻步驟可選擇性地移除暴露之矽。較佳地，可使用反應性離子蝕刻(reactive ion etch,RIE)以確保源極與汲極區域20中開口的垂直井壁界定(vertical sidewall definition)，並且可將對暴露之氧化物及氮化物材料之損害减到最少。由於暴露之矽實質上是主動區域14的源極與汲極(S/D)區域20，所以此蝕刻被稱著源/汲極之凹部。應瞭解在一些配置中，可以清除源/汲極區域上之薄介電體為第一步驟。
圖5繪示為利用選擇性沈積製程對凹形S/D區域20進行再填滿之結果。在進行再填滿步驟前，可用諸如HF蒸汽模組(HF vapor)或HF末次浸入(last dip HF)等方法清潔已暴露之半導體表面21(圖4)，以形成可進行磊晶的原始表面。然後，將碳摻雜單晶矽30選擇性地沈積到凹形S/D區域20中。
已發現使用與蝕刻劑結合之丙矽烷可獲得極好之沈積選擇性(deposition selectivity)。蝕刻劑包括含氯蝕刻劑，但並不局限於此。含氯蝕刻劑之範例為HCl、六氯二矽甲烷(Si2 Cl6 )及氯氣(Cl2 )。試驗結果顯示選擇度可約為100%，換句話說，其幾乎不會沈積在周圍之絕緣體(如矽氧化物及矽氮化物)上。可使用HCl作為在選擇性矽基(silicon－based)沈積製程中的蝕刻劑，其於非晶質(通常絕緣表面)上之慢成核(slow－nucleating)沈積時的蝕刻效果大於在暴露半導 體表面上之蝕刻效果。因為HCl難以提純且一般常用的HCl源會引入過多的水份至沈積製程內，所以較佳為使用氯氣為蝕刻劑，上述的過多水份會降低沈積膜之傳導率，並且在磊晶沈積中導致不可接受的缺陷平面。因此，包含丙矽烷、碳源及氯的原料氣可有利地獲得高選擇性而不會有附加蝕刻物，且尤其不會帶有HCl。
繼續參見圖5，為了選擇性地沈積碳摻雜矽膜，如上文所述，將丙矽烷及氯連同碳源一同引入。矽及含碳磊晶層30可選擇性地生長於S/D區域20中。於圖示說明之實施例中，異質磊晶膜30與通道區域22之表面大致對齊。如圖示說明，此選擇沈積可最小化或避免在非晶質區域上之沈積，諸如在絕緣體上，此絕緣體包括場隔離區域12(通常為矽氧化物之形式)以及可由氮化矽形成之隔離物和閘極16蓋層。選擇性地沈積包含置換型摻雜Si：C之異質磊晶膜30至S/D區域20且可有利地施加拉伸應變(tensile strain)於通道區域22上，可增加通道區域22中的載荷移動性，對NMOS型電晶體而言尤為如此。
圖6描述了選擇性沈積之可選延伸以形成帶延伸異質磊晶膜32之高位S/D區域(elevated S/D region)20。當在通道區域22之表面下方之延伸異質磊晶膜32之一部分施加側壓於通道區域22上時，此在基片表面上方之部分可在形成矽化物之過程中消耗掉，同時可保持藉由在基片10之表面下方之帶異質磊晶膜32之未消耗部分所導致之應變之好處。
圖7顯示了另一實施例，其中圖3之結構經丙矽烷、碳源及氯之選擇沈積，而未執行S/D凹入步驟。於此實施例中，此選擇沈積只用於提高或升高源極或汲極區域20，其中提供碳摻雜矽膜34，使得接觸矽化物的消耗不會損傷淺接面(shallow junctions)，此淺接面可直接形成於膜34下方。
應瞭解到，碳摻雜矽膜34亦可藉摻雜矽之毯覆式沈積來形成。然後可於毯覆式層上形成一罩幕(mask)，以保護將形成碳摻雜矽34之部分。此層中未受保護的部分可選擇性地被移除，而留下碳摻雜矽膜34。
丙矽烷/氯製程中之沈積的選擇特性(selective nature)可避免後續之圖案化及蝕刻步驟必須進一步移除場區域12上之超額沈積。此外，有缺陷的選擇性也可以藉由定時濕蝕刻(timed wet etch)來移除絕緣表面上的不必要沈積，而不需要進行要價昂貴之需要罩幕的步驟。此外，相對於高選擇性之製程來說，在相對高之沈積率中可獲得優良之膜質量，故能在不犧牲選擇性的情況下改善製程產量並增加碳含量。
不同於有選擇地沈積Si：C，可藉由毯覆式沈積製程來形成Si：C層。在毯覆式沈積後進行蝕刻，使得單晶Si：C仍在凹形S/D區域20內。藉由在圖8A－8C中之顯示順序可描述此製程之一實施例。圖8A與圖4所示結構是一致的並可用相同之方法形成。圖8B顯示了毯覆式沈積製程之結果，於此毯覆式沈積製程中，異質磊晶Si：C膜30填 滿源/汲極20，並於此毯覆式沈積製程中將多晶Si：C膜30a沈積於場隔離區域12及閘極16上。可使用以上所介紹之用於沈積包含置換型碳之單晶矽膜之方法來沈積單晶Si：C膜30及多晶Si：C膜30a。於定壓下沈積此單晶Si：C膜30。如上文所述，填入源/汲極凹部之具有更小晶格常數(attice constant)的Si：C材料可於其間之通道區域22上施加拉伸應力。
圖8C與上述圖5類似，但在圖8C中的結構是由於使用蝕刻條件來移除多晶Si：C膜30a所形成的，上述的蝕刻條件相較於單晶材料而言，對於移除多晶材料是具有選擇性的。此蝕刻條件已為本領域熟知其技藝者所熟知。諸如，技藝熟練者可利用矽蝕刻而選擇性地移除相對於單晶材料之多晶材料。
應該瞭解到可將各種可用於增强電傳導率之電摻質植入或摻雜至Si：C膜30、32、34(圖5、6、7及圖8A－8C)。諸如，可在形成Si：C膜30,32,34後，再將摻質植入Si：C膜30,32,34中。然後，再將此Si：C膜30、32、34退火，以進行摻質的激活，如本領域所熟知，其有利於改善膜片特性。應該瞭解到形成未摻雜之Si：C膜，而後再進行植入和退火，得以在Si：C膜之不同部分進行不同程度或類型的摻雜，如此一來，使Si：C膜能多方應用。諸如，於CMOS應用中，Si：C膜可作為犧牲保護層(sacrificial cap layer)，可分別將P型(如含磷)及N型(如含硼)摻質植入到PMOS及NMOS區域上的Si：C膜。
於其他實施例中，在沈積Si：C膜30、32、34的同時進行其摻雜。諸如，反應物流量(reactant flow)中除了包括丙矽烷及碳源外，可於其中加入電摻雜先質。電摻雜先質較佳為氫化物(如砷化氫和磷化氫)。根據摻雜源的特性及其他成分的相對流動速率，電摻雜先質的流動速率通常在約為5 sccm到約為500 sccm之範圍內。諸如，以磷摻雜而言，氫化物摻質(為先質)的流動速率較佳為以10－200 sccm流動磷化氫(在H2 中含有1% PH3 )。
用於形成矽化物之Si：C膜部分(圖5到圖8C)較佳為具有約10 nm或更大之厚度，具有約20 nm或更大之厚度則更佳，而具有約20－200 nm或更大之厚度則最佳。
其次，可直接將一金屬膜(較佳為鎳膜)沈積到Si：C上。圖9為圖7之結構在毯覆式沈積鎳膜40後的結構。鎳膜40的沈積方法包括PVD等本領域所熟知之各種方法。此沈積可較佳地形成具有約10 nm或更大厚度之鎳膜40，而具有約10－20 nm之厚度則更佳。
圖10顯示鎳膜40以及Si：C膜34在矽化反應之後所形成的碳摻雜金屬矽化物膜34a。將膜34、40退火可發生矽化反應。退火溫度較佳在約300－600℃，在一些實施例中，約為400－600℃。
參見圖11，使用選擇性金屬蝕刻來移除未反應之金屬膜40部分。應該瞭解到，相對於NiSi：C膜34a而言，蝕刻(如HCL濕式蝕刻等)對於未反應之鎳金屬具有選擇性。由於不需使用罩幕來移除金屬，因此所生成之矽化物膜 34a常稱為“自我對準金屬矽化合物”(self－aligned silicide)或簡稱為“salicide”。
圖12顯示了在圖11之結構進行BPSG沈積，以形成BPSG層42。如圖12所繪示，通常所形成的BPSG層具有不平坦的表面。
參見圖13，可使BPSG層暴露於一可導致BPSG回流之高溫下，以進行BPSG層之表面平坦化。較佳地可在約700－900℃之溫度下將BPSG層42退火以完成平坦化。在此退火溫度下，NiSi：C膜34a是熱穩定的。且在此退火溫度下，NiSi：C膜34a是抗相變的，並且其薄膜電阻仍然在較低的範圍內。
應該瞭解到BPSG層42在平坦化後可進行後續的處理步驟。諸如，參見圖14，可將BPSG層42圖案化(如定義出用以形成NiSi：C膜34a之觸點的通孔50)。亦應該瞭解到可在BPSG層42上形成額外的電元件及金屬化層(metallization layers)，以形成完整積體電路。
如上文所述，待矽化之Si：C膜可為各種形狀(諸如可參見上述之圖5－8C)。任何此等膜片都應進行矽化及上述後續處理步驟。諸如，圖15顯示了對圖5及8C之結構進行BPSG層42的沈積和平坦化，以及後續對BPSG層42進行圖案化。如圖14及圖15所述，接觸孔50通常會小於形成自我對準金屬矽化合物34a的寬度。
不為理論所局限，應該瞭解到，在NiSi晶粒中和/或在NiSi晶粒邊界上和/或在NiSi/Si介面上之碳會阻礙NiSi 的相變，因而可導致由本文揭示NiSi：C所顯示之熱穩定性。碳之熱穩定性增强可有利地應用於很多矽化物(包括諸如鈦或鈷之矽化物)中。
此外，儘管在文中顯示了形成電晶體之源/汲極區域觸點，但是，本文所介紹之碳摻雜矽化物及方法可應用在其它方面，其中，可應用矽化物(尤其是自我對準式矽化物)。諸如，可在電容器或連接墊(landing pad)製程中使用本文所介紹之矽化物。
因此，本領域熟知其技藝者將會瞭解到各種省略、增加及修改可在上述製程中發生而不會離開本發明之範圍，所有此等修改及改變為屬於本發明之範圍，其由附加之專利申請範圍所界定。
10‧‧‧基片
12‧‧‧場隔離區域
14‧‧‧電晶體主動區域
15‧‧‧間隙壁
16‧‧‧閘極
17‧‧‧矽電極
18‧‧‧閘極介電層
19‧‧‧保護層
20‧‧‧汲極區域
21‧‧‧半導體表面
22‧‧‧通道區域
30‧‧‧異質磊晶膜
30a‧‧‧多晶Si：C膜
32‧‧‧異質磊晶膜
34‧‧‧碳摻雜矽膜
34a‧‧‧NiSi：C膜
40‧‧‧鎳膜
42‧‧‧BPSG層
50‧‧‧通孔
圖1A顯示了依照本發明一實施例的溫度與薄膜電阻之函數的曲線圖，其包括分別由矽和含有2%的碳之碳摻雜矽與鎳所形成之鎳矽化物及碳摻雜之鎳矽化物。
圖1B顯示了依照本發明之一實施例的薄膜電阻與退火時間之函數的曲線圖，此退火是在不同溫度下執行。
圖2是依照本發明一實施例的在場氧化界定(field oxide definition)後的半導體基片之剖面視圖，此場氧化界定使絕緣體及半導體之表面暴露。
圖3顯示了依照本發明一實施例的於圖2中的主動區域(active area window)內形成電晶體閘極後之結構。
圖4顯示了依照本發明一實施例的於圖3中的閘極之 任一側形成源極與汲極後的結構。
圖5顯示了依照本發明一實施例的於圖4中的凹陷區域內進行半導體膜之選擇沈積後之結構。
圖6顯示了依照本發明一實施例的於圖5中形成高位源/汲極結構(elevated source/drain structures)之可選延續選擇沈積後的結構。
圖7顯示了依照本發明一實施例的於圖3中暴露半導體窗體(semiconductor window)及執行選擇沈積以形成高位源/汲極結構後的結構。
圖8A至圖8C顯示了依照本發明之一實施例的半導體基片的剖面視圖，以及繪示以毯覆式沈積方式形成源/汲極區域的方法。
圖9顯示了依照本發明之一實施例的於圖7中沈積毯覆式金屬層後的結構。
圖10顯示了依照本發明之一實施例的於圖9中將金屬層與高位源/汲極區域反應，以形成金屬矽化物後的結構。
圖11顯示了依照本發明之一實施例的於圖10中進行選擇性地移除金屬層之未反應部分後的結構。
圖12顯示了依照本發明之一實施例的於圖11中沈積毯覆式的BPSG層後的結構。
圖13顯示了依照本發明之一實施例的使用回流退火將圖12之結構中的毯覆式的BPSG層平坦化後的結構。
圖14顯示了依照本發明之一實施例的圖案化圖12中的BPSG層後的結構。
圖15顯示了依照本發明之一實施例的於圖5中的凹陷區域內進行半導體薄膜之選擇沈積、金屬矽化物之形成、BPSG層之沈積及平坦化、以及BPSG層之圖案化後的結構。
12‧‧‧場隔離區域
14‧‧‧電晶體主動區域
15‧‧‧間隙壁
16‧‧‧閘極
17‧‧‧矽電極
18‧‧‧閘極介電層
19‧‧‧保護層
20‧‧‧汲極區域
22‧‧‧通道區域

Claims (24)

  1. 一種半導體處理方法，包括：將丙矽烷流動到反應室內，以在基片上形成矽膜，所述矽膜包括至少約2原子百分比的碳，所述反應室包括低於600℃的所述基片，其中包括至少約2原子百分比的碳的所述矽膜具有實質上均勻的成份，以及其中所述矽膜的沈積速率至少約為5nm/min；於所述矽膜上沈積與所述矽膜接觸的金屬膜；將所述金屬膜及所述矽膜退火，以形成金屬矽化物；於所述金屬矽化物上沈積介電層；以及於約800℃或更高溫度下將所述介電層退火，以平坦化所述介電層，其中在將所述介電層退火後，所述金屬矽化物的薄膜電阻約小於12Ohm/sq。
  2. 如申請專利範圍第1項所述之半導體處理方法，其中所述介電層是硼磷矽玻璃(BPSG)層，其中平坦化所述介電層包括回流BPSG。
  3. 如申請專利範圍第1項所述之半導體處理方法，其中沈積所述金屬膜包括沈積鎳膜。
  4. 如申請專利範圍第1項所述之半導體處理方法，其中所述矽膜包括約等於或大於2.7原子百分比的碳。
  5. 如申請專利範圍第1項所述之半導體處理方法，其中所述矽膜是單晶矽膜，其中將所述碳以置換方式摻雜到所述單晶矽膜內。
  6. 如申請專利範圍第2項所述之半導體處理方法，其 中在從約800℃到900℃之任何溫度下之退火後所述金屬矽化物之薄膜電阻作為溫度之函數實質上是一常數，其中平坦化所述介電層包括在約800℃或更高溫度下將BPSG層退火。
  7. 如申請專利範圍第1項所述之半導體處理方法，其中形成矽膜包括選擇性地沈積矽膜，其中所述選擇性地沈積矽膜包括：於基片內形成一個或多個凹部；以及選擇性地沈積包含約等於或大於2原子百分比之碳到一個或多個凹部內。
  8. 如申請專利範圍第1項所述之半導體處理方法，其中形成所述矽膜包括將丙矽烷及碳先質流動到所述反應室內。
  9. 如申請專利範圍第8項所述之半導體處理方法，其中所述碳先質選自包含單矽烷基甲烷、雙矽烷基甲烷、三矽烷基甲烷及四矽烷基甲烷及/或矽烷。
  10. 如申請專利範圍第9項所述之半導體處理方法，其中所述矽烷包括單甲基矽烷(MMS)、二甲基硅烷及1,3-乙矽丁烷(H3Si-CH2-SiH2-CH3)。
  11. 如申請專利範圍第1項所述之半導體處理方法，更包括在將所述金屬膜及所述矽膜退火以形成金屬矽化物之前將電摻質摻雜到所述矽膜。
  12. 如申請專利範圍第11項所述之半導體處理方法，其中將所述電摻質摻雜到所述矽膜包括： 在形成所述矽膜後，將所述電摻質植入所述矽膜；並且將所述矽膜退火。
  13. 如申請專利範圍第11項所述之半導體處理方法，其中將所述電摻質摻雜到所述矽膜包括在形成所述矽膜時將摻質先質流動到所述反應室內。
  14. 如申請專利範圍第11項所述之半導體處理方法，其中所述電摻質是氫化物。
  15. 如申請專利範圍第11項所述之半導體處理方法，其中所述電摻質選擇自包括砷化氫、磷化氫及乙硼烷之群組。
  16. 如申請專利範圍第1項所述之半導體處理方法，其中所述反應室是單基片、層流、壁冷式反應室。
  17. 一種半導體處理方法，包括：提供具有碳摻雜矽膜之基片，其中所述矽膜摻雜有等於或大於2原子百分比的碳；於所述矽膜上沈積與所述矽膜接觸的鎳；將所述矽膜與所述鎳反應，以形成鎳矽化物；以及後續在約800℃或更高之溫度下將所述鎳矽化物退火，其中在將所述鎳矽化物退火後，所述鎳矽化物之薄膜電阻約小於12Ohm/sq。
  18. 如申請專利範圍第17項所述之半導體處理方法，其中所述矽膜摻雜有等於或大於2.7原子百分比的碳。
  19. 如申請專利範圍第17項所述之半導體處理方法， 其中在約850℃或更高溫度下執行所述鎳矽化物的退火。
  20. 如申請專利範圍第17項所述之半導體處理方法，其中沈積所述鎳包括毯覆式沈積鎳層。
  21. 如申請專利範圍第20項所述之半導體處理方法，其中更包括在將所述矽膜與所述鎳反應以形成鎳矽化物之後選擇性地移除相對於所述鎳矽化物之鎳。
  22. 如申請專利範圍第17項所述之半導體處理方法，其中所述矽膜包括電摻質。
  23. 如申請專利範圍第17項所述之半導體處理方法，其中提供所述矽膜緊鄰電晶體之閘極。
  24. 如申請專利範圍第23項所述之半導體處理方法，其中所述鎳矽化物形成電晶體之源極與汲極區域之觸點。
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