JP2009111214A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2009111214A JP2009111214A JP2007282931A JP2007282931A JP2009111214A JP 2009111214 A JP2009111214 A JP 2009111214A JP 2007282931 A JP2007282931 A JP 2007282931A JP 2007282931 A JP2007282931 A JP 2007282931A JP 2009111214 A JP2009111214 A JP 2009111214A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- annealing
- region
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000000137 annealing Methods 0.000 claims abstract description 90
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 86
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 45
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000010703 silicon Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 11
- 239000000654 additive Substances 0.000 claims abstract description 7
- 230000000996 additive effect Effects 0.000 claims abstract description 7
- 229910005883 NiSi Inorganic materials 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 42
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 15
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 13
- -1 silicon ions Chemical class 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 8
- 239000011737 fluorine Substances 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 229910052691 Erbium Inorganic materials 0.000 claims description 5
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052769 Ytterbium Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910017052 cobalt Inorganic materials 0.000 claims description 5
- 239000010941 cobalt Substances 0.000 claims description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 5
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 claims description 5
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 5
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052720 vanadium Inorganic materials 0.000 claims 2
- 238000005280 amorphization Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 115
- 229910021334 nickel silicide Inorganic materials 0.000 description 35
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 35
- 239000013078 crystal Substances 0.000 description 22
- 238000004140 cleaning Methods 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 8
- 230000004913 activation Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 239000012299 nitrogen atmosphere Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 239000000203 mixture Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910005881 NiSi 2 Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
【解決手段】本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくともソース領域及びドレイン領域上に成膜した所定の添加金属を含むニッケル膜１０を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜２２を備える。
【選択図】図３
【解決手段】本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくともソース領域及びドレイン領域上に成膜した所定の添加金属を含むニッケル膜１０を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜２２を備える。
【選択図】図３
Description
本発明は、半導体装置及びその製造方法に係る発明であって、特に、シリサイド膜を備える半導体装置及びその製造方法に関するものである。
近年のＳｏＣ（System On a Chip）等の半導体装置において、自己整合プロセス（サリサイド）にニッケルシリサイド（ＮｉＳｉ）が適用されている。ＮｉＳｉを半導体装置に適用することで、ＣｏＳｉ2に比べて、低温でシリサイドを形成することが可能となり、トランジスタ特性を飛躍的に向上させることができる。なお、ＮｉＳｉは準安定相であり、安定相のＮｉＳｉ2に比べて耐熱性が不安定である。
また、ＮｉＳｉは、半導体装置において特にトランジスタに適用することになる。具体的には、半導体基板上に設けられた複数の被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造に、所定の手順でゲート領域、ソース・ドレイン領域（以下、Ｓ／Ｄ領域ともいう）にＮｉＳｉを形成する。
具体的に、従来の半導体装置の製造方法を以下に説明する。まず、図１３に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が半導体基板上に複数設けられる。図１３に示す被パターニング・ポリシリコン・ゲート領域は、シリコン基板１０１に分離絶縁膜１０２が形成され、当該分離絶縁膜１０２の間のシリコン基板１０１上にゲート絶縁膜１０３介してゲートポリシリコン１０４が形成されている。さらに、図１３では、分離絶縁膜１０２とゲートポリシリコン１０４との間に第１不純物拡散層１０５が形成され、さらにゲートポリシリコン１０４の側壁にシリコン酸化膜１０６及びシリコン窒化膜１０７からなるサイドウォールスペーサ１０８が形成されている。
次に、図１４に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層１０９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールで行う。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
次に、図１５に示すように、清浄化後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉ（ニッケル）膜１０を形成する。スパッタするＮｉ膜の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。
次に、ランプアニール等により３５０℃より高い温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ膜１１０とシリコン基板１０１とが反応して図１６に示すようにシリサイド膜１１１を形成する。なお、上記のアニールを、第１アニール工程という。
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１１２を除去した後の半導体装置を図１７に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、シリサイド膜１１１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉのシリサイド膜１１３を形成する（図１８）。なお、上記のアニールを、第２アニール工程という。
従来の製造方法では、アニール工程を２回に分けず、第１アニール工程のみでＮｉＳｉのシリサイド膜１１３を形成する場合もある。
実際のデバイスにＮｉＳｉを適用する場合、当該膜厚は１０〜４０ｎｍ程度にする必要がある。この膜厚領域（薄膜領域）では、耐熱性が劣化し、配線等を形成する際の熱処理によりＳ／Ｄ領域のＮｉＳｉがゲート領域に潜り込み成長することがある。ＮｉＳｉがゲート領域に潜り込み成長すると、ゲートエッジリークによるオフリーク電流が増加し、半導体装置の歩留まりが低下する問題があった。図１９に示すようにＳ／Ｄ領域に形成したＮｉＳｉのシリサイド膜１１３の結晶粒径が大きく成長するため、ＮｉＳｉのシリサイド膜１１３はゲート領域の方向に潜り込み成長する。図１９に示すような潜り込み成長がシリサイド膜１１３に生じると、接合破壊が起こりゲートエッジリーク電流が増加すると考えられる。
また、従来のＮｉＳｉの形成方法では、ＮｉＳｉの結晶粒径は１００ｎｍ〜２００ｎｍと大きく、形成過程において結晶粒径が大きく成長することでＮｉＳｉの潜り込み成長が生じ、オフリーク電流を増加させる問題があった。
また、特許文献１のように粒径を小さくしようとする試みがなされているが、このような手法では二度のＮｉ膜堆積の間に自然酸化膜を除去するための洗浄が必要となる。しかし、一度目のＮｉ膜堆積を１５０〜２００℃で行っているので、Ｎｉ2Ｓｉが形成され、フッ酸やＩｎ-Ｓｉｔｕによる自然酸化膜除去で、Ｎｉ膜の表面にダメージが入ってしまい、高抵抗や異常成長を引き起こすという問題点がある。
そこで、本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
本発明の１実施形態は、シリコン基板上に形成されるソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間にゲート絶縁膜を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくとも前記ソース領域及び前記ドレイン領域上に成膜した所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜を備える。
本発明の１実施形態は、所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜を備えるので、ＮｉＳｉの結晶粒径が大きく成長せず、ゲート領域へのＮｉＳｉの潜り込み成長が発生しないため、ゲートエッジリーク電流の増加を抑制できる。
（実施の形態１）
本実施の形態に係る半導体装置について説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が半導体基板上に複数設けられる。具体的に、図１に示す被パターニング・ポリシリコン・ゲート領域は、シリコン基板１に分離絶縁膜２が形成され、当該分離絶縁膜２の間のシリコン基板１上にゲート絶縁膜３介してゲートポリシリコン４が形成されている。さらに、図１では、分離絶縁膜２とゲートポリシリコン４との間に第１不純物拡散層５が形成され、さらにゲートポリシリコン４の側壁にシリコン酸化膜６及びシリコン窒化膜７からなるサイドウォールスペーサ８が形成されている。
本実施の形態に係る半導体装置について説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が半導体基板上に複数設けられる。具体的に、図１に示す被パターニング・ポリシリコン・ゲート領域は、シリコン基板１に分離絶縁膜２が形成され、当該分離絶縁膜２の間のシリコン基板１上にゲート絶縁膜３介してゲートポリシリコン４が形成されている。さらに、図１では、分離絶縁膜２とゲートポリシリコン４との間に第１不純物拡散層５が形成され、さらにゲートポリシリコン４の側壁にシリコン酸化膜６及びシリコン窒化膜７からなるサイドウォールスペーサ８が形成されている。
しかし、従来の製造方法で形成した半導体装置では、図１９に示すようにＳ／Ｄ領域に形成したＮｉＳｉのシリサイド膜１１３の結晶粒径が大きく成長するため、ＮｉＳｉのシリサイド膜１１３はゲート領域の方向に潜り込み成長する。図１９に示すような潜り込み成長がシリサイド膜１１３に生じると、接合破壊が起こりゲートエッジリーク電流が増加する。
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
次に、図３に示すように、清浄化後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
ここで、Ｎｉシリサイド膜の組成は、３５０℃以下でアニールした場合、主にＮｉ2Ｓｉ膜が形成され、３５０℃より高い温度から６００℃までの温度でアニールした場合、主にＮｉＳｉ膜が形成される。さらに、６００℃よりも高い温度でアニールした場合は、主にＮｉＳｉ2膜が形成される。相としての安定性は、Ｎｉ2Ｓｉ膜−ＮｉＳｉ膜−ＮｉＳｉ2膜の順に大きくなる。なお、各温度は、諸条件により変動するため、必ずしも上記の温度に限定されないが、Ｎｉ2Ｓｉ膜−ＮｉＳｉ膜−ＮｉＳｉ2膜の順にアニール温度が高くなる。また、各温度範囲では、主に形成されるＮｉシリサイド膜の組成を記載したが、必ずしもその組成のみが形成されるのではなく、他の組成の形成も含まれる。本願では、主に形成されるＮｉシリサイド膜の組成を、各温度範囲で形成されるＮｉシリサイド膜の組成として表現している。
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１をさらに反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
以上のように、本実施の形態に係る半導体装置では、Ｎｉ膜１１０に代えてＮｉＰｔx膜２０を用い、第１アニール工程でＮｉ2Ｓｉ膜へと反応させる温度でアニールし、ＰｔをＮｉ2Ｓｉ粒界に拡散させて、且つ第２アニール工程でＮｉＳｉ膜へと反応させる温度でアニールしている。この際に、Ｎｉ2Ｓｉの粒界に存在するＰｔがＮｉＳｉの結晶粒径の成長を抑制する。よって、本実施の形態に係る半導体装置では、図７に示すようにＳ／Ｄ領域に形成したＮｉＳｉの第２シリサイド膜２２の結晶粒径が大きく成長することなく、第２シリサイド膜２２はゲート領域の方向に潜り込み成長しない。
より具体的な例として、図８にｎＭＯＳ領域での本実施の形態に第２シリサイド膜２２の結晶粒径と、従来のシリサイド膜１１３の結晶粒径との比較を示している。また、図９にｐＭＯＳ領域での本実施の形態に第２シリサイド膜２２の結晶粒径と、従来のシリサイド膜１１３の結晶粒径との比較を示している。図８，図９から分かるように、本実施の形態に第２シリサイド膜２２の結晶粒径は、主に１００ｎｍ以下であるが、従来のシリサイド膜１１３の結晶粒径は１００ｎｍより大きくなっている。結晶粒径とゲートエッジリーク電流との関係は、図１０からも分かるように結晶粒径が大きい方がゲートエッジリーク電流量が多くなる。
なお、本実施の形態では、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
また、本実施の形態では、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
（実施の形態２）
本実施の形態に係る半導体装置では、実施の形態１の製造方法に加えて、イオン注入によりｎＭＯＳ領域のシリコン基板１をプリアモルファス化しておくことにより、シリサイド膜の結晶粒径を大きく成長させない。
本実施の形態に係る半導体装置では、実施の形態１の製造方法に加えて、イオン注入によりｎＭＯＳ領域のシリコン基板１をプリアモルファス化しておくことにより、シリサイド膜の結晶粒径を大きく成長させない。
以下に、具体的な製造方法を示して説明する。なお、実施の形態１の説明で用いた図面と共通する図面は、同じ図面を用いて説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が複数半導体基板上に設けられる。
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
次に、図１１に示すように、本実施の形態に係る半導体装置は、ｐＭＯＳ領域をレジストマスク３０で覆い、ｎＭＯＳ領域のみにＳｉイオン（Ｓｉ+）を注入し、シリコン基板１をプリアモルファス化する。なお、Ｓｉイオンの注入量は、１Ｅ１４〜１Ｅ１５ｃｍ-2である。
次に、図３に示すように、レジストマスク３０を取り除き清浄化した後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
以上のよう、本実施の形態に係る半導体装置では、ＮｉＰｔx膜２０を形成する前に、ｎＭＯＳ領域のみにシリコンイオン（Ｓｉ+）を注入し、シリコン基板１をプリアモルファス化するので、第２シリサイド膜２２の結晶粒径が大きくならず、ゲート領域への潜り込み成長がなく、ゲートエッジリーク電流量を低減できる。
なお、本実施の形態でも、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
また、本実施の形態でも、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
また、本実施の形態では、ｎＭＯＳ領域にシリコンイオンを注入しているが、本発明はこれに限られず、シリコン基板１をプリアモルファス化できるイオンで有れば他のイオンでも良い。
（実施の形態３）
本実施の形態に係る半導体装置では、実施の形態１の製造方法に加えて、イオン注入によりｐＭＯＳ領域のシリコン基板１をプリアモルファス化しておくことにより、シリサイド膜の結晶粒径を大きく成長させない。
本実施の形態に係る半導体装置では、実施の形態１の製造方法に加えて、イオン注入によりｐＭＯＳ領域のシリコン基板１をプリアモルファス化しておくことにより、シリサイド膜の結晶粒径を大きく成長させない。
以下に、具体的な製造方法を示して説明する。なお、実施の形態１の説明で用いた図面と共通する図面は、同じ図面を用いて説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が複数半導体基板上に設けられる。
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
次に、図１２に示すように、本実施の形態に係る半導体装置は、ｎＭＯＳ領域をレジストマスク３０で覆い、ｐＭＯＳ領域のみにフッ素イオン（Ｆ+）を注入し、シリコン基板１をプリアモルファス化する。なお、フッ素イオンの注入量は、１Ｅ１４〜１Ｅ１５ｃｍ-2である。
次に、図３に示すように、レジストマスク３０を取り除き清浄化した後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
以上のよう、本実施の形態に係る半導体装置では、ＮｉＰｔx膜２０を形成する前に、ｐＭＯＳ領域のみにフッ素イオン（Ｆ+）を注入し、シリコン基板１をプリアモルファス化するので、第２シリサイド膜２２の結晶粒径が大きくならず、ゲート領域への潜り込み成長がなく、ゲートエッジリーク電流量を低減できる。
なお、本実施の形態でも、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
また、本実施の形態でも、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
また、本実施の形態では、ｐＭＯＳ領域にフッ素イオンを注入しているが、本発明はこれに限られず、シリコン基板１をプリアモルファス化できるイオンで有れば他のイオンでも良い。
１，１０１ シリコン基板、２，１０２ 分離絶縁膜、３，１０３ ゲート絶縁膜、４，１０４ ゲートポリシリコン、５，１０５ 第１不純物拡散層、６，１０６ シリコン酸化膜、７，１０７ シリコン窒化膜、８，１０８ サイドウォールスペーサ、９，１０９ 第２不純物拡散層、１２ 非反応Ｎｉ膜、２０ ＮｉＰｔｘ膜、２１ 第１シリサイド膜、２２ 第２シリサイド膜、３０ レジストマスク、１１０ Ｎｉ膜、１１１，１１３ シリサイド膜。
Claims (10)
- シリコン基板上に形成されるソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間にゲート絶縁膜を介して形成されるゲート領域とを備える半導体装置であって、
少なくとも前記ソース領域及び前記ドレイン領域上に成膜した所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜をさらに備えることを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記添加金属は、白金，アルミニウム，チタン，バナジウム，コバルト，ルテニウム，パラジウム，ハフニウム，タンタル，エルビウム，イッテルビウムのいずれか１つ、又は複数の組合せであることを特徴とする半導体装置。 - 請求項１又は請求項２に記載の半導体装置であって、
前記Ｎｉ2Ｓｉ膜へと反応させる温度を３５０度以下とし、前記ＮｉＳｉ膜へと反応させる温度を３５０度より高く、６００度以下の範囲とすることを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか１つに記載の半導体装置であって、
前記ニッケル膜を成膜する前に、前記ソース領域及び前記ドレイン領域の前記シリコン基板は、イオン注入によりプリアモルファス化されていることを特徴とする半導体装置。 - 請求項４に記載の半導体装置であって、
前記イオン注入は、ｎＭＯＳを形成する前記ソース領域及び前記ドレイン領域にシリコンイオンを、ｐＭＯＳを形成する前記ソース領域及び前記ドレイン領域にフッ素イオンをそれぞれ注入することを特徴とする半導体装置。 - シリコン基板上にソース領域及びドレイン領域を形成するソース・ドレイン工程と、
前記ソース領域と前記ドレイン領域との間にゲート絶縁膜を介してゲート領域を形成するゲート工程と、
少なくとも前記ソース領域及び前記ドレイン領域上に所定の添加金属を含むニッケル膜を成膜する成膜工程と、
前記ニッケル膜をＮｉ2Ｓｉ膜へと反応させる温度でアニールする第１アニール工程と、
前記第１アニール工程後に、前記Ｎｉ2Ｓｉ膜をＮｉＳｉ膜へと反応させる温度でアニールしてシリサイド膜を形成する第２アニール工程とを備える半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法であって、
前記添加金属は、白金，アルミニウム，チタン，バナジウム，コバルト，ルテニウム，パラジウム，ハフニウム，タンタル，エルビウム，イッテルビウムのいずれか１つ、又は複数の組合せであることを特徴とする半導体装置の製造方法。 - 請求項６又は請求項７に記載の半導体装置の製造方法であって、
前記第１アニール工程は、３５０度以下でアニールし、前記第２アニール工程は、３５０度より高く、６００度以下の範囲でアニールすることを特徴とする半導体装置の製造方法。 - 請求項６乃至請求項８のいずれか１つに記載の半導体装置の製造方法であって、
前記成膜工程の前に、前記ソース領域及び前記ドレイン領域の前記シリコン基板に対してイオン注入を行いプリアモルファス化させるイオン注入工程をさらに備えることを特徴とする半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法であって、
前記イオン注入工程は、ｎＭＯＳを形成する前記ソース領域及び前記ドレイン領域にシリコンイオンを、ｐＭＯＳを形成する前記ソース領域及び前記ドレイン領域にフッ素イオンをそれぞれ注入することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007282931A JP2009111214A (ja) | 2007-10-31 | 2007-10-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007282931A JP2009111214A (ja) | 2007-10-31 | 2007-10-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009111214A true JP2009111214A (ja) | 2009-05-21 |
Family
ID=40779378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007282931A Pending JP2009111214A (ja) | 2007-10-31 | 2007-10-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009111214A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028084A (ja) * | 2008-06-17 | 2010-02-04 | Toshiba Corp | 半導体装置の製造方法 |
| WO2010150324A1 (ja) * | 2009-06-26 | 2010-12-29 | 株式会社 東芝 | 半導体装置の製造方法 |
| CN102437029A (zh) * | 2011-07-12 | 2012-05-02 | 上海华力微电子有限公司 | 一种改进源漏掺杂离子注入方式的方法 |
| US8435862B2 (en) | 2010-03-29 | 2013-05-07 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| US8658520B2 (en) | 2011-07-19 | 2014-02-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
-
2007
- 2007-10-31 JP JP2007282931A patent/JP2009111214A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028084A (ja) * | 2008-06-17 | 2010-02-04 | Toshiba Corp | 半導体装置の製造方法 |
| WO2010150324A1 (ja) * | 2009-06-26 | 2010-12-29 | 株式会社 東芝 | 半導体装置の製造方法 |
| CN102460660A (zh) * | 2009-06-26 | 2012-05-16 | 株式会社东芝 | 半导体装置的制造方法 |
| JP5341994B2 (ja) * | 2009-06-26 | 2013-11-13 | 株式会社東芝 | 半導体装置の製造方法 |
| KR101361424B1 (ko) * | 2009-06-26 | 2014-02-10 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
| US8679961B2 (en) | 2009-06-26 | 2014-03-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having pre-silicide nitrogen implant |
| US8435862B2 (en) | 2010-03-29 | 2013-05-07 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| CN102437029A (zh) * | 2011-07-12 | 2012-05-02 | 上海华力微电子有限公司 | 一种改进源漏掺杂离子注入方式的方法 |
| US8658520B2 (en) | 2011-07-19 | 2014-02-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100442464C (zh) | 半导体器件制造方法 | |
| US20060166422A1 (en) | Sige nickel barrier structure employed in a cmos device to prevent excess diffusion of nickel used in the silicide material | |
| JP2006516174A (ja) | 半導体プロセスにシリサイドコンタクトを使用する方法 | |
| US7495293B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20080176399A1 (en) | Metallic silicide forming method and method of manufacturing semiconductor device | |
| US20090294871A1 (en) | Semiconductor devices having rare earth metal silicide contact layers and methods for fabricating the same | |
| US8546259B2 (en) | Nickel silicide formation for semiconductor components | |
| JP2009111214A (ja) | 半導体装置及びその製造方法 | |
| US20190051531A1 (en) | Contact integration and selective silicide formation methods | |
| JP4146859B2 (ja) | 半導体装置の製造方法 | |
| JP5010589B2 (ja) | 半導体デバイス製造方法及びその方法により製造した半導体デバイスを備えた半導体集積回路チップ | |
| US20070166936A1 (en) | Pre-amorphization implantation process and salicide process | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| US8470703B2 (en) | Semiconductor device and method of fabricating the same | |
| EP2276062A1 (en) | Methods of etching nickel silicide and cobalt silicide and methods of forming conductive lines | |
| CN103579000B (zh) | 一种半导体器件的制造方法 | |
| CN1938825B (zh) | 半导体装置及其制造方法 | |
| JPH07249763A (ja) | 半導体装置の製造方法 | |
| US7851316B2 (en) | Fabrication method of semiconductor device | |
| KR100620235B1 (ko) | 타이타늄 실리사이드 제조 방법 | |
| KR20030002867A (ko) | 반도체 소자의 제조 방법 | |
| JP2006228859A (ja) | 半導体装置およびその製造方法 | |
| JP3767583B2 (ja) | 半導体装置の製造方法 | |
| JP2011014567A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2006114651A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |