KR100629266B1 - 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법 - Google Patents

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Abstract

샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법이 제공된다. 상기 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 것을 구비한다. 상기 기판 상에 금속막을 형성한다. 상기 금속막을 갖는 기판을 열전달 기체를 채택한 대류방식을 사용하여 등온 열처리하여 상기 실리콘 영역 상에 선택적으로 금속 실리사이드막을 형성한다. 일 실시예에서 상기 금속막은 니켈막이고 상기 금속 실리사이드막은 니켈 실리사이드막 일 수 있다. 상기 샐리사이드 공정은 안정적인 실리사이드화 열처리 공정을 제공함으로써 디펙트 프리한 니켈 실리사이드막을 형성할 수 있다. 이에 따라, 상기 니켈 실리사이드막을 채용하는 반도체 소자의 전기적 특성을 안정적으로 개선시킬 수 있다.
샐리사이드, 니켈 실리사이드, 대류, 실리사이드화 열처리

Description

샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법{Salicide process and the method of fabricating a semiconductor device using the same}
도 1은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예들에 의한 실리사이드화 열처리에 사용되는 열처리 챔버를 예시적으로 간략히 도시한 단면도이다.
도 10a 내지 10c는 본 발명의 일실시예 및 종래 기술들에 의하여 각각 형성된 니켈 실리사이드막들의 표면 모폴로지를 보여주는 전자현미경(SEM) 사진들이다.
도 11은 본 발명의 일실시예 및 종래 기술들에 의하여 앤형 불순물 영역 상에 각각 형성된 니켈 실리사이드막들의 면저항들을 보여주는 그래프이다.
도 12는 본 발명의 일실시예 및 종래 기술들에 의하여 앤형 폴리실리콘 패턴 상에 각각 형성된 니켈 실리사이드막들의 면저항들을 보여주는 그래프이다.
도 13은 본 발명의 실시예 및 종래 기술들에 의한 앤모스 트랜지스터들의 드 레인 오프전류 특성을 나타낸 그래프들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다. 상기 채널 길이의 감소는 게이트 전극의 좁은 폭으로 이어진다. 이에 따라, 상기 게이트 전극의 전기적인 저항은 증가한다. 상기 단채널 효과를 개선하기 위해서는 상기 모스 트랜지스터의 소스/드레인 영역의 접합깊이(junction depth)와 아울러서 게이트 절연막의 두께를 감소시키는 것이 요구된다. 결과적으로, 상기 게이트 전극의 저항(R)은 물론 상기 게이트 커패시턴스(C)가 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간 (Resis tance -Capacitance delay time)에 기인하여 느려진다.
이에 더하여, 상기 소스/드레인 영역은 얕은 접합깊이를 가지므로 그것의 면저항(sheet resistance)이 증가한다. 그 결과, 상기 단채널 모스 트랜지스터의 구동능력(drivability)이 저하된다. 이에 따라, 상기 고집적 반도체 소자에 적합한 고성능(high performance) 모스 트랜지스터를 구현하기 위하여 샐리사이드(sali cide; self-aligned silicide) 공정이 널리 사용되고 있다.
상기 샐리사이드 공정은 상기 게이트 전극 및 소스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하여 상기 게이트 전극 및 소스/드레인 영역의 전기적인 저항을 낮추기 위한 공정기술(process technology)이다. 상기 금속 실리사이드막으로 코발트 실리사이드막 또는 타이타늄 실리사이드막 등이 널리 채택되고 있다. 특히, 상기 코발트 실리사이드막의 저항은 선폭의 변화에 대하여 매우 낮은 의존성을 보인다. 이에 따라, 상기 단채널 모스 트랜지스터의 게이트 전극 상에 코발트 실리사이드막을 형성하는 기술이 널리 사용되고 있다.
상기 코발트 실리사이드막을 형성하는 방법이 미국특허 제5,989,988호에 "반도체소자 및 그 제조방법(semiconductor device and method of manufacturing the same)"이라는 제목으로 이이누마(Iinuma) 등에 의해 개시된 바 있다. 그러나, 상기 게이트 전극의 폭이 약 0.1 ㎛ 보다 작은 경우에, 응집(agglomeration)이라고 알려진 현상에 기인하여 상기 코발트 실리사이드막의 적용에 한계가 있다. 이에 따라, 최근에 니켈 샐리사이드 공정이 고성능 모스 트랜지스터의 제조에 사용되고 있다. 니켈 실리사이드막은 비교적 저온에서 형성가능하며 선폭 감소에 따른 저항 증가의 문제점이 없고 실리콘 소비량이 적다는 장점들을 갖는다. 그러나, 상기 니켈 실리사이드막은 열안정성(thermal stability)이 취약하다는 문제점을 가지고 있다.
한편, 상기 샐리사이드 공정은 실리사이드화 열처리 공정(silicidation annealing process)을 포함한다. 통상적으로, 상기 열처리 공정으로써 급속열처리 공정(rapid thermal process;RTP process)이 채용된다. 상기 RTP 공정은 짧은 시간 내에 고온 열처리를 수행함으로써 원치않는 불순물들의 확산과 같은 문제점들을 해결할 수 있다. 그러나, 상기 RTP 공정은 텅스텐 할로겐 램프와 같이 광원(light source)으로써 제공되는 램프를 이용하여 복사(radiation) 방식으로 기판을 가열하기 때문에, 상기 램프로 부터 발산되는 복사광의 미세한 변화에 의해서도 기판의 온도 분포는 불리한 영향을 받는다. 또한, 소망하는 열처리 온도에서 안정적으로 유지되지 못하고 온도 변동(temperature fluctuation)이 존재하게 된다. 이러한 온도 변동은 열처리 온도가 낮을 수록 더 심하게 발생할 수 있다.
따라서, 니켈 실리사이드막과 같이 최종적으로 형성되는 막질이 열처리 온도에 민감하게 영향을 받는 실리사이드막을 형성하는 경우에, 복사방식을 이용하는 상기 RTP 공정은 적절치 못할 수 있다. 즉, RTP 공정을 적용하여 니켈 실리사이드막을 형성하는 경우, 급격한 램프 속도(ramp rate) 및 열처리 온도에서의 바람직하지 못한 온도 변동으로 인하여 막의 표면에 결함(defect)이 발생할 수 있고, 그 결과, 상기 니켈 실리사이드막을 채택하는 반도체 소자의 전기적 특성을 악화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 샐리사이드 공정에 있어서, 안정적인 열처리를 통하여 디펙트 프리(defect-free)한 금속 실리사이드막을 형성하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속 실리사이드막을 채용하는 반도체 소자의 전기적 특성을 개선시키는 데 있다.
본 발명의 일태양에 의하면, 대류방식의 열처리 공정을 구비하는 샐리사이드 공정이 제공된다. 상기 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 것을 포함한다. 상기 기판 상에 금속막을 형성한다. 상기 금속막을 갖는 기판을 열전달 기체를 채택한 대류방식을 사용하여 등온 열처리하여 상기 실리콘 영역 상에 선택적으로 금속 실리사이드막을 형성한다.
일실시예에 있어서, 상기 금속막은 니켈막이고 상기 금속 실리사이드막은 니켈 실리사이드막일 수 있다.
몇몇 실시예들에 있어서, 상기 열처리는 열처리 챔버 내에 상기 니켈막을 갖는 기판을 위치시키는 것과, 상기 열처리 챔버 내로 열전달 기체로써 역할을 하는불활성 기체를 주입하는 것, 및 상기 니켈막을 갖는 기판을 소정 열처리 온도에서 소정시간 동안 가열하는 것을 포함할 수 있다. 상기 기판은 상기 열처리 챔버 내에 열원으로써 제공되는 적어도 하나의 가열요소로 부터 이격되도록 배치된다.
이 경우에, 상기 가열 요소는 상기 기판의 상부 및 하부에 각각 상기 기판으로 부터 이격되도록 위치한 핫 플레이트들일 수 있다. 상기 불활성 기체는 아르곤 또는 질소일 수 있다. 더나아가, 상기 열처리 동안 열처리 온도의 변동은 ±5℃ 이하인 것이 바람직하다.
다른 실시예들에 있어서, 상기 열처리는 300℃ 내지 600℃의 온도에서 수행 되는 단일 열처리일 수 있다.
이와는 달리, 상기 열처리는 순차적으로 수행되는 제1 열처리 및 제2 열처리를 포함할 수 있다. 이 경우, 상기 제1 열처리는 200℃ 내지 400℃의 온도, 바람직하게는 300℃ 내지 400℃의 온도에서 수행되고, 상기 제2 열처리는 300℃ 내지 600℃의 온도, 바람직하게는 400℃ 내지 500℃의 온도에서 수행될 수 있다.
또 다른 실시예들에 있어서, 상기 실리콘 영역은 단결정 실리콘 기판 또는 폴리실리콘막일 수 있다. 이 경우, 상기 단결정 실리콘 기판 및 상기 폴리 실리콘막은 N형 불순물 이온들로 도핑될 수 있다.
본 발명의 다른 태양에 의하면, 상기 샐리사이드 공정을 사용하는 반도체 소자의 제조방법이 제공된다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 포함하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖는다. 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 금속막을 형성한다. 상기 금속막을 갖는 상기 반도체 기판을 열전달 기체를 채택한 대류방식을 사용하여 등온 열처리하여 적어도 상기 소스/드레인 영역들 상에 금속 실리사이드막을 형성한다.
일 실시예에 있어서, 상기 금속막은 니켈막이고 상기 금속 실리사이드막은 니켈 실리사이드막일 수 있다.
몇몇 실시예들에 있어서, 상기 게이트 패턴은 도전성 게이트 전극만을 갖도록 형성될 수 있다. 이 경우에, 상기 금속 실리사이드막은 상기 게이트 전극 및 상기 소스/드레인 영역들 상에 선택적으로 형성될 수 있다.
이에 더하여, 상기 게이트 패턴이 상기 도전성 게이트 전극만으로 이루어진 경우에, 상기 금속막을 형성하기 전에 상기 소스/드레인 영역들을 덮는 마스크 패턴을 형성할 수 있다. 상기 마스크 패턴은 절연막으로 형성될 수 있다. 그 결과, 상기 금속 실리사이드막은 상기 게이트 전극 상에만 선택적으로 형성된다.
이와는 달리, 상기 게이트 패턴은 차례로 적층된 게이트 전극 및 게이트 캐핑막 패턴을 갖도록 형성될 수 있다. 상기 게이트 캐핑막 패턴은 절연막으로 형성된다. 이 경우에, 상기 금속 실리사이드막은 상기 소스/드레인 영역들 상에만 선택적으로 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 공정 순서도이다. 또한, 도 2 내지 도 6은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 반도체기판(100)은 실리콘 기판 또는 에스오아이(SOI; silicon on insulator) 기판일 수 있다. 상기 활성영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판의 전면 상에 게이트 도전막(gate conductive layer) 및 게이트 캐핑막(gate capping layer)을 차례로 형성한다. 상기 게이트 도전막은 폴리 실리콘막과 같은 실리콘막으로 형성할 수 있다. 상기 실리콘막은 N형의 불순물들 또는 P형의 불순물들로 도우핑될 수 있다. 이와는 달리, 상기 게이트 도전막은 실리콘막 및 텅스텐 실리사이드막을 차례로 적층시키어 형성할 수도 있다. 또한, 상기 게이트 캐핑막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성한다. 상기 게이트 캐핑막을 형성하는 공정은 생략할 수도 있다.
다음으로, 상기 게이트 캐핑막 및 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴(110)을 형성한다(도 1의 S1). 그 결과, 상기 게이트 패턴(110)은 차례로 적층된 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함한다. 상기 게이트 도전막을 실리콘막만으로 형성하는 경우에는, 상기 게이트 전극(106)은 실리콘막 패턴만으로 이루어진다. 이와는 달리, 상기 게이트 도전막을 실리콘막 및 텅스텐 실리사이드막을 차례로 적층시키어 형성하는 경우에, 상기 게이트 전극(106)은 차례로 적층된 실리콘막 패턴 및 텅스텐 실리사이드막 패턴을 포함한다. 그러나, 상기 게이트 캐핑막의 형성이 생략되는 경우에는, 상기 게이트 패턴(110)은 상기 게이트 전극(106)만으로 구성된다. 한편, 상기 게이트 절연막은 상기 게이트 패턴(110)을 형성하는 과정에서 함께 패터닝될 수 있으며, 그 결과 도 2에 도시된 바와 같이, 상기 게이트 패턴(110) 및 상기 활성영역 사이에 게이트 절연막 패턴(104)이 형성된다. 이어서, 상기 게이트 패턴(110) 및 소자분리막(102)을 이온주입 마스크들로 사용하여 상기 활성영역에 제1 불순물 이온들을 주입하여 엘디디(LDD;lightly doped drain)영역들(112)을 형성한다(도 1의 S2). 상기 제1 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
도 1 및 도 3을 참조하면, 상기 엘디디 영역들(112)을 갖는 반도체기판의 전면 상에 스페이서 절연막을 형성한다. 상기 스페이서 절연막은 실리콘 질화막으로 형성할 수 있다. 상기 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴(110)의 측벽 상에 스페이서(114)를 형성한다(도 1의 S3). 상기 게이트 패턴(110), 스페이서(114) 및 소자분리막(102)을 이온주입 마스크들로 사용하여 상기 활성영역에 제2 불순물 이온들을 주입하여 소스/드레인 영역들(116)을 형성한다(도 1의 S4). 그 결과, 상기 스페이서(114)의 하부에 상기 엘디디 영역들(112)이 잔존한다. 상기 제2 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있으며 상기 LDD 이온주입시 상기 활성영역에 주입된 불순물 이온들과 같은 도전형을 갖는다. 다음으로, 상기 소스/드레인 영역들(116)을 갖는 반도체기판을 열처리하여 상기 소스/드레인 영역들(116) 내의 불순물 이온들을 활성화시킨다. 상기 게이트 패턴(110), 게이트 절연막(104), 소오스/드레인 영역들(116) 및 스페이서(114)는 모스 트랜지스터를 구성한다.
도 1 및 도 4를 참조하면, 상기 소스/드레인 열처리 공정이 완료된 반도체기 판의 표면을 세정하여 상기 소스/드레인 영역들(116) 상에 잔존하는 자연산화막 (native oxide layer) 및 오염입자들(contaminated particles)을 제거한다.(도 1의 S5) 상기 세정된 반도체기판의 전면 상에 금속막(118)을 형성한다.(도1의 S6) 본 발명의 실시예들에 있어서, 상기 금속막(118)은 니켈막으로 형성한다. 상기 니켈막(118)을 형성한 후에, 상기 니켈막(118) 상에 캐핑막(120)을 형성한다. 상기 캐핑막(120)은 티타늄 질화막(TiN layer)로 형성할 수 있다. 상기 캐핑막(122)은 후속의 실리사이드화 열처리 동안 상기 니켈막(118)의 산화를 방지하기 위하여 형성한다. 그러나, 상기 캐핑막(120)을 형성하는 공정은 생략될 수 있다.
도 1 및 도 5를 참조하면, 상기 니켈막(118) 및 캐핑막(120)을 갖는 반도체기판에 대한 실리사이드화 열처리(silicidation annealing)를 수행한다. 구체적으로, 상기 실리사이드화 열처리는 상기 니켈막(118) 및 캐핑막(120)을 갖는 반도체기판을 열처리하는 것을 포함한다. 상기 실리사이드화 열처리는 제1 실리사이드화 열처리(도 1의 S7) 및 제2 실리사이드화 열처리(도 1의 S9)를 포함할 수 있다. 상기 제1 실리사이드화 열처리(도 1의 S7)는 300℃ 내지 400℃의 온도, 바람직하게는 300℃ 내지 400℃의 온도에서 수행될 수 있다. 이 경우에, 상기 소스/드레인 영역들(116) 상의 상기 니켈막(118)은 상기 소스/드레인 영역들(116) 내의 실리콘 원자들과 반응하여 다이 니켈 모노 실리사이드(Ni2Si) 또는 니켈 모노 실리사이드(NiSi)를 형성한다. 이어서, 상기 스페이서(114), 소자분리막(102) 및 게이트 캐핑막 패턴(108) 상의 미반응된 니켈막(118)을 제거한다.(도 1의 S8) 상기 미반응된 니켈 막 (118)은 예를들어, 황산용액(sulfuric acid; H2SO4) 및 과산화수소 (hydrogen peroxide; H2O2)의 혼합용액(mixture)을 사용하여 제거할 수 있다. 상기 미반응된 니켈막(118)을 제거하는 동안 상기 캐핑막(120) 역시 스트립(strip)될 수 있다.
계속해서, 상기 미반응된 니켈막(118)이 제거된 반도체기판에 대한 제2 실리사이드화 열처리를 수행한다.(도 1의 S9). 상기 제2 실리사이드화 열처리는 300℃ 내지 600℃의 온도, 바람직하게는 400℃ 내지 500℃의 온도에서 수행될 수 있다. 이 경우에, 상기 제1 실리사이드화 열처리 동안에 형성된 상기 다이 니켈 모노 실리사이드(Ni2Si)는 낮은 비저항을 갖는 니켈 모노 실리사이드(NiSi)로 상변이되어 전체적으로 낮은 비저항을 갖는 니켈 모노 실리사이드(NiSi)로 이루어진 니켈 실리사이드막들(NiSi layer;124)이 형성된다.
한편, 상기 제2 실리사이드화 열처리(도 1의 S9)은 생략될 수 있다. 이 경우에 상기 니켈 실리사이드막들(124)을 형성하기 위하여 상기 제1 실리사이드화 열처리(도 1의 S7)는 300℃ 내지 600℃의 온도에서 수행 될 수 있다.
상술한 바와 같이 상기 게이트 패턴(110)이 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함하는 경우에 상기 니켈 실리사이드막들(124)은 도 5에 도시된 바와 같이 상기 소스/드레인 영역들(116) 상에만 선택적으로 형성된다.
한편, 상기 게이트 패턴(110)이 상기 게이트 전극(106)만으로 이루어지고, 상기 게이트 전극(106)이 실리콘막 패턴만으로 이루어진 경우에는 상기 실리사이드화 열처리 공정 동안 상기 실리콘막 패턴으로 이루어진 게이트 전극(106) 상에 상 기 니켈 실리사이드막들(124)과 동일한 물질구조를 갖는 다른 니켈 실리사이드막(도시하지 않음)이 형성된다.
일반적으로, 니켈막을 사용하여 니켈 실리사이드막을 형성하는 경우에, 상기 니켈 실리사이드막은 취약한 열안정성으로 인하여 그 표면에 결함들이 발생하고 그로 인하여 거친(rough) 표면 모폴로지(morphology)를 갖는 것으로 알려져 있다. 이러한 거친 표면 모폴로지는, 상기 니켈 실리사이드막이 실제 모스트랜지스터와 같은 반도체소자에 적용될 경우, 실리콘 기판과 실리사이드막과의 불량한 계면특성으로 이어진다. 결과적으로, 상기 표면 결함들은 니켈 실리사이드막의 면저항 및 콘택 저항을 증가시킬 뿐만 아니라, 접합계면에서의 접합 누설과 같이 모스트랜지스터의 전기적 특성을 악화시키는 요인이 된다. 상기 니켈 실리사이드막의 표면 결함은 실리사이드화 열처리의 온도, 열처리 시간, 열처리 분위기 및 램프 속도에 의하여 민감하게 영향을 받는다. 또한, 상기 표면 결함은 불순물 이온들에 의하여도 영향을 받으며 특히, N형 불순물 이온들이 도핑된 실리콘 기판상에 상기 니켈 실리사이드막이 형성되는 경우 많이 발생한다.
본 발명의 실시예들에 있어서, 상기 실리사이드화 열처리(도 1의 S7, S9)는 열전달 기체의 대류에 의하여 상기 반도체 기판을 등온 가열(isothermally heating)하는 것을 포함한다. 종래, 실리사이드화 열처리에 사용되는 RTP 공정은 램프와 같은 광원을 이용한 복사방식이거나, 핫 플레이트를 이용한 전도방식인 것에 비하여, 본 발명의 실시예들에 의한 상기 실리사이드화 열처리(도 1의 S7, S9)는 열전달 기체를 사용한 대류방식을 사용함으로써 보다 안정적인 열처리가 가능해 진다.
도 9는 본 발명의 실시예들에 의한 실리사이드화 열처리에 사용되는 열처리 챔버를 예시적으로 간략히 도시한 단면도이다. 이하에서는 도 9를 참조하여 본 발명의 실시예들에 의한 실리사이드화 열처리 공정이 보다 자세히 설명될 것이다. 한편, 이하에서 설명될 열처리 챔버는 미국특허 제6,345,150호에 개시되어 있으며, 본 명세서에서 상기 미국특허 제6,345,150호는 참조로써 원용된다.
도 9를 참조하면, 열처리 챔버(300)내로 반도체 기판(W)이 로딩된다. 상기 반도체 기판(W)이 로딩되기전에 상기 열처리 챔버(300) 내부를 정화시키기 위한 펌핑 및 퍼징공정이 수행될 수 있다. 상기 퍼징공정에는 질소 또는 아르곤과 같은 불활성 가스가 사용될 수 있다. 상기 반도체 기판(W)이 로딩된 후, 상기 열처리 챔버(300)는 상압의 불활성 가스 분위기로 유지된다. 상기 불활성 가스는 후속의 실리사이드화 열처리시 산화반응과 같은 바람직하지 못한 반응을 억제하는 한편, 상기 반도체기판(W)을 가열하기 위한 열전달 기체로써의 역할을 한다. 상기 반도체기판(W)에는 도 2 내지 도 4에서 설명된 바와 같이, 모스 트랜지스터 및 니켈막(도 4의 118)이 형성되어 있다.
상기 열처리 챔버(300)는 그 내부에 반도체 기판(W)을 가열하기 위한 열원으로써 제공되는 상부 핫 플레이트(302a) 및 하부 핫 플레이트(302b)를 구비한다. 상기 반도체 기판(W)은 상기 핫플레이트들(302a, 302b) 사이에 그들로 부터 이격되도록 위치한다. 상기 상부 핫 플레이트(302b)는 선택적으로(optionally) 제공될 수 있다. 상기 반도체 기판(W)은 상기 하부 핫 플레이트(302b) 상에 배치된 복수 개의 지지대들(304)에 의하여 상기 하부 핫 플레이트(302b)로 부터 이격된다. 상기 지지대들(304)은 석영으로 이루어질 수 있다. 이 경우에, 상기 반도체기판(W)은 상기 상부 및 하부 핫 플레이트들(302a,302b)로 부터 동일거리 이격되는 것이 바람직하다. 예를 들어, 상기 상부 핫 플레이트(302a) 및 상기 하부 핫 플레이트 (302b)간의 간격이 20mm이고 상기 반도체 기판(W)의 두께가 약 4mm인 경우에 상기 지지대들(304)은 8mm의 높이를 갖을 수 있다. 이후, 상기 반도체기판(W)은 실리사이드화 온도에서 소정시간 동안 열처리된다. 본 발명의 실시예들에 있어서, 실리사이드화 열처리시의 온도는 구체적으로 상기 핫 플레이트들(302a, 302b)의 온도일 수 있다.
본 발명의 실시예들에 의하면, 열전달 기체로써 사용되는 상기 불활성 가스들에 의하여 상기 반도체기판(W)이 가열되므로 상기 반도체기판(W)은 급격한 온도변화를 경험하지 않게 된다. 본 발명의 실시예들에 있어서 실리사이드 열처리 온도까지 도달하는 시간은 1분 이상인 것이 바람직하다. 이러한, 승온속도(ramp-up rate)는 상기 핫 플레이트들(302a,302b)과 상기 반도체기판(W)간의 간격 또는 열전달 기체로써 제공되는 상기 불활성 기체에 따라 변화될 수 있다. 또한, 본 발명의 실시예들에 의하면, 종래와 같이 복사 또는 전도를 주요한 열전달 메카니즘으로 사용하지 않고, 대류방식을 주요한 열전달 메카니즘으로 채택함으로써 상기 반도체기판(W) 상에 모스 트랜지스터와 같은 구조물이 형성되어 있는 경우에도 국부적인 온도 편차없이 상기 반도체기판(W)을 균일하게 가열할 수 있다. 더 나아가, 상기 열처리 챔버(300) 내부의 온도, 더욱 구체적으로는 상기 반도체기판(W) 및 그 주변의 온도는 상기 실리사이드화 온도에서 온도 변동없이 안정적으로 유지될 수 있으며, 상기 온도 변동은 ±5℃이하인 것이 바람직하다.
결과적으로, 대류방식에 의한 열처리를 통하여 형성된 상기 니켈 실리사이드막들(124)은 종래 복사 방식의 RTP 방식이나 핫플레이트에 의한 전도(직접 가열)를 이용한 열처리에 의하여 형성되는 경우보다 디펙트 프리한 표면 모폴로지를 얻을 수 있게 된다.
도 1 및 도 6을 참조하면, 상기 니켈 실리사이드막들(124)을 갖는 반도체기판의 전면 상에 층간절연막(126)을 형성한다(도 1의 S10). 상기 층간절연막(126)을 패터닝하여 상기 소스/드레인 영역들(116) 상의 상기 니켈 실리사이드막들(124)을 노출시키는 콘택홀들을 형성한다. 상기 콘택홀들을 갖는 반도체기판의 전면 상에 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 콘택홀들을 채우는 금속배선들 (128)을 형성한다(도 1의 S11).
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 도 2 및 도 3에서 설명된 실시예와 동일한 방법을 사용하여 모스 트랜지스터를 형성한다. 즉, 반도체기판(300) 내에 소자분리막(302)을 형성하여 활성영역을 한정하고, 상기 활성영역 상에 게이트 절연막 패턴(304) 및 게이트 전극(306)을 형성한다. 이후, LDD 영역들(312), 스페이서(314) 및 소스/드레인 영역들(316)을 형성한다. 본 실시예에서, 상기 모스 트랜지스터의 게이트 패턴은 실리콘막 패턴으로 이루어진 게이트 전극(306)만을 갖도록 형성된다. 상기 실 리콘막 패턴에는 N형 불순물 이온들이 도핑될 수 있다. 다음에, 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 마스크 절연막을 형성한다. 바람직하게는, 상기 마스크 절연막은 상기 게이트 전극(306)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들면, 상기 마스크 절연막은 실리콘 산화막으로 형성할 수 있다. 상기 마스크 절연막을 평탄화시키어 상기 게이트 전극(306)을 노출시키는 마스크 패턴(317)을 형성한다. 그 결과, 적어도 상기 소스/드레인 영역들(316)은 상기 마스크 패턴(317)으로 덮여진다.
도 8를 참조하면, 상기 노출된 게이트 전극(306)을 갖는 반도체기판의 전면 상에 니켈막(318) 및 캐핑막(320)을 차례로 형성한다. 상기 캐핑막(122)을 형성하는 공정은 생략할 수도 있다.
다음으로, 상기 니켈막(318) 및 캐핑막(320)을 갖는 반도체기판에 대한 실리사이드화 열처리를 수행한다. 상기 실리사이드화 열처리는 도 5에서 설명된 것과 동일한 방법을 사용하여 실시한다. 그 결과, 상기 게이트 전극(306) 상에만 선택적으로 니켈 실리사이드막(324)이 형성된다. 이어서, 도시하지는 않았지만, 상기 니켈 실리사이드막(324)을 포함하는 반도체기판에 금속 공정을 적용한다. 상기 금속 공정은 도 6에서 설명된 것과 동일한 방법을 사용하여 실시된다.
이상에서는 니켈 샐리사이드 공정에 대하여 설명하였다. 그러나, 본 발명의 사상이 이에 한정되는 것은 아니며 코발트, 티타늄 또는 내화금속(refractory metal)을 사용하는 샐리사이드 공정에도 적용될 수 있다.
<실험예들>
상술한 실시예들 및 종래의 기술들에 따라 제작된 시료들(samples)의 여러가지 측정결과들(various measurement results)을 설명하기로 한다.
도 10a 내지 10c는 본 발명의 일실시예 및 종래 기술들에 의하여 각각 형성된 니켈 실리사이드막들의 표면 모폴로지를 보여주는 전자현미경(SEM) 사진들이다.
도 10a 내지 도 10c의 결과들을 보여주는 니켈 실리사이드막들은 다음의 [표 1]에 기재된 주요 공정 조건들(key process condition)을 사용하여 실리콘 기판 상에 형성되었다. 한편, 상기 실리콘 기판은 아세닉(As) 이온들로 미리 도핑되었다.
공정 조건들 제1 종래기술 제2 종래기술 본 발명
금속층 니켈층 100Å
열처리 방식 RTP 핫플레이트(전도방식) 대류방식
제1 열처리 430℃/30초/질소 분위기 320℃/3분/진공 분위기 320℃/3분/질소 분위기
제2 열처리 생략(skip) 430℃/5분/질소 분위기 430℃/5분/질소 분위기
[표 1]에 있어서, 상기 RTP는 텅스텐 할로겐 램프를 열원으로써 사용하는 급속 열처리 장치를 사용하여 수행되었다. 또한, 상기 핫플레이트 방식의 열처리는 미국 캘리포니아 산타클라라 소재의 어플라이드 머티리얼사(Applied Materials, Inc)에 의하여 상업화된 ENDURA 시스템의 열처리 챔버내에서 수행되었다. 한편, 본 발명에 의한 대류방식의 열처리는 미국 캘리포니아 산호세 소재의 웨이퍼마스터스사(WaferMasters, Inc.) 사로 부터 SAO-300LP라는 상품명으로 구입가능한 열처리 오븐을 사용하여 수행되었다.
도 10a 내지 도 10c를 참조하면, 종래 기술들에 의하여 형성된 니켈 실리사이드막들의 표면에는 도 10a 및 도 10b에 도시된 바와 같이 많은 결함들(D1, D2)이 발생하였으며, 그 결과, 종래 기술들에 의하여 형성된 니켈 실리사이드막들은 거친 표면 모폴로지를 보였다. 이러한, 표면 모폴로지는 상기 니켈 실리사이드막들이 실제 모스트랜지스터에 적용될 경우 실리콘 기판과 니켈 실리사이드막과의 계면이 평탄하지 못할 것임을 보여준다. 반면, 본 발명에 일실시예에 의한 니켈 실리사이드막은 도 10c에 도시된 바와 같이 디펙트 프리한 표면 모폴로지를 보였다. 이러한 결과는 본 발명에서와 같이 대류방식에 의하여 실리사이드화 열처리를 수행하는 경우에 보다 안정적인 열처리 조건이 제공됨으로써 상기 실리사이드화 열처리 동안 형성중인 니켈 실리사이드막에 가해지는 열적 스트레스가 최소화되었기 때문인것으로 판단된다.
도 11은 본 발명의 일실시예 및 종래 기술들에 의하여 앤형 불순물 영역 상에 각각 형성된 니켈 실리사이드막들의 면저항들을 보여주는 그래프이다. 도 11에 있어서, 가로축은 면저항(RS; sheet resistance)을 나타내고, 세로축은 축적분포율 (cummulative distribution rate)을 나타낸다. 여기서, 상기 니켈 실리사이드막들은 앤형 불순물 이온들로 도핑된 활성영역들 상에 각각 형성되었다. 상기 활성영역들은 소자분리막에 의하여 120nm의 폭을 갖도록 한정되었으며 아세닉(As)이온들로 도핑되었다. 또한, 상기 니켈 실리사이드막들을 [표 1]에 기재된 주요 공정 조건들을 사용하여 각각 형성되었다.
도 11을 참조하면, 종래 기술들에 의하여 형성된 니켈 실리사이드막들은 150ohm/sq. 내지 200ohm/sq.의 면저항을 보이는 반면, 본 발명의 일실시예에 의하여 형성된 니켈 실리사이드막은 10ohm/sq. 내지 20ohm/sq.의 낮은 면저항을 보였 다. 이러한 결과는, 도 10a 내지 도 10c의 결과들이 상기 니켈 실리사이드막들의 전기적 특성에 그대로 반영된 것으로써, 종래 기술들에 의하여 형성된 니켈 실리사이드막들은 그 표면의 디펙트들(D1,D2)로 인하여 면저항이 크게 증가하였으며, 본 발명의 일실시예에 의하여 형성된 니켈 실리사이드막은 매우 양호한 면저항을 갖는 것으로 나타났다.
도 12는 본 발명의 일실시예 및 종래 기술들에 의하여 앤형 폴리실리콘 패턴 상에 각각 형성된 니켈 실리사이드막들의 면저항들을 보여주는 그래프이다. 도 12에 있어서, 가로축은 면저항(RS; sheet resistance)을 나타내고, 세로축은 축적분포율 (cummulative distribution rate)을 나타낸다. 여기서, 상기 니켈 실리사이드막들은 120nm의 두께 및 90nm의 폭을 갖는 라인 형태의 폴리실리콘 패턴들 상에 형성되었으며, 상기 폴리실리콘 패턴들은 아세닉(As) 이온들로 미리 도핑되었다. 도 11의 결과들을 보여주는 니켈 실리사이드막들 또한 [표 1]에 기재된 주요 공정 조건들을 사용하여 각각 형성되었다.
도 12를 참조하면, 종래 기술들에 의하여 형성된 니켈 실리사이드막들은 약 300ohm/sq.이상의 높고 불균일한 면저항을 보이는 반면, 본 발명의 일실시예에 의하여 형성된 니켈 실리사이드막은 15ohm/sq. 내지 25ohm/sq.의 낮은 면저항을 보이는 것으로 나타났다. 이러한 결과는, 본 발명의 일실시예에 의한 경우 안정적인 실리사이드화 열처리 공정을 통해 디펙트 프리한 니켈 실리사이드막을 형성되었기 때문이다.
도 13은 본 발명의 실시예 및 종래 기술들에 의한 앤모스 트랜지스터들의 드레인 오프전류 특성을 나타낸 그래프들이다. 도 13에 있어서, 가로축은 드레인 오프전류(Ioff)를 나타내고, 세로축은 축적분포율(cumulative distribution rate)을 나타낸다. 여기서 상기 앤모스 트랜지스터들은 [표 2]에 기재된 주요 공정 조건들을 사용하여 제작되었다. [표 2]에 있어서, 실리사이드화 열처리는 각각 [표 1]에 기재된 주요 공정 조건들을 사용하여 수행 되었다.
공정 조건들 제1 종래기술 제2 종래기술 본 발명
게이트 절연막 실리콘 옥시나이트라이트막(SiON)
게이트 패턴(폭) N형 폴리실리콘막(90nm)
LDD 이온주입 Arsenic, 2.5×1014 atoms/㎠, 5KeV
소스/드레인 이온주입 Arsenic, 5×1015 atoms/㎠, 40KeV
금속층 니켈층 100Å
실리사이드화 열처리 RTP 핫플레이트(전도방식) 대류방식
도 13을 참조하면, 본 발명의 실시예에 의한 앤모스 트랜지스터는 종래기술들에 의한 앤모스 트랜지스터들에 비하여 약 1 오더 정도 낮고 상대적으로 균일한 드레인 오프 전류를 나타냈다. 이러한 결과는 본 발명의 실시예에서와 같이 대류방식을 사용하여 니켈 실리사이드막을 형성하는 경우, 디펙트 프리한 니켈 실리사이드막을 형성할 있게 됨으로써 상기 니켈 실리사이드막과 소스/드레인 영역의 실리콘 기판 사이에 양호한 접합계면을 형성하였기 때문인 것으로 판단된다.
상술한 바와 같이 본 발명에 의하면, 안정적인 실리사이드화 열처리를 통하여 디펙트 프리한 금속 실리사이드막을 형성할 수 있다.
또한, 금속 실리사이드막의 신뢰성을 향상시킬 수 있게되어 상기 금속 실리사이드막을 채용하는 반도체 소자의 전기적 특성을 안정적으로 개선시킬 수 있다.

Claims (43)

  1. 실리콘 영역을 구비하는 기판을 준비하고,
    상기 기판 상에 금속막을 형성하고,
    상기 금속막을 갖는 기판을 열전달 기체를 채택한 대류방식을 사용하여 등온 열처리하여 상기 실리콘 영역 상에 선택적으로 금속 실리사이드막을 형성하는 것을 포함하는 샐리사이드 공정.
  2. 제 1 항에 있어서,
    상기 금속막은 니켈막이고, 상기 금속 실리사이드막은 니켈 실리사이드막인 것을 특징으로 하는 샐리 사이드 공정.
  3. 제 1 항에 있어서,
    상기 열처리는,
    열처리 챔버 내에 상기 니켈막을 갖는 기판을 위치시키되, 상기 기판은 상기 열처리 챔버 내에 열원으로써 제공되는 적어도 하나의 가열요소로 부터 이격되도록 위치되고,
    상기 열처리 챔버 내로 열전달 기체로써 역할을 하는 불활성 기체를 주입하고,
    상기 니켈막을 갖는 기판을 소정 열처리 온도에서 소정시간 동안 가열하는 것을 포함하는 것을 특징으로 하는 샐리사이드 공정.
  4. 제 3 항에 있어서,
    상기 가열요소는 상기 기판의 상부 및 하부에 각각 상기 기판으로 부터 이격되도록 위치한 핫 플레이트들인 것을 특징으로 하는 샐리사이드 공정.
  5. 제 3 항에 있어서,
    상기 불활성 기체는 아르곤 또는 질소인 것을 특징으로 하는 샐리사이드 공정.
  6. 제 3 항에 있어서,
    상기 열처리 동안 상기 열처리 온도의 변동은 ±5℃ 이하인 것을 특징으로 하는 샐리사이드 공정.
  7. 제 2 항에 있어서,
    상기 열처리는 300℃ 내지 600℃의 온도에서 수행되는 것을 특징으로 하는 샐리사이드 공정.
  8. 제 2 항에 있어서,
    상기 니켈 실리사이드막을 형성한 후에, 상기 기판 상에 잔존하는 미반응된 니켈막을 제거하는 것을 더 포함하는 샐리사이드 공정.
  9. 제 8 항에 있어서,
    상기 열처리 전에, 상기 니켈막 상에 캐핑막을 형성하는 것을 더 포함하되, 상기 캐핑막은 상기 미반응된 니켈막과 함께 제거되는 것을 특징으로 하는 샐리사이드 공정.
  10. 제 2 항에 있어서,
    상기 열처리는 순차적으로 수행되는 제1 열처리 및 제2 열처리를 포함하되,
    상기 제1 열처리는 200℃ 내지 400℃의 온도에서 수행되고, 상기 제2 열처리 는 300℃ 내지 600℃의 온도에서 수행되는 것을 특징으로 하는 샐리사이드 공정.
  11. 제 10 항에 있어서,
    상기 제1 열처리는 300℃ 내지 400℃의 온도에서 수행되고, 상기 제2 열처리는 400℃ 내지 500℃에서 수행되는 것을 특징으로 하는 샐리사이드 공정.
  12. 제 10 항에 있어서,
    상기 제1 열처리를 수행한 후에, 상기 기판 상에 잔존하는 미반응된 니켈막을 제거하는 것을 더 포함하는 샐리사이드 공정.
  13. 제 12 항에 있어서,
    상기 제1 열처리 전에, 상기 니켈막 상에 캐핑막을 형성하는 것을 더 포함하되, 상기 캐핑막은 상기 미반응된 니켈막과 함께 제거되는 것을 특징으로 하는 샐리사이드 공정.
  14. 제 2 항에 있어서,
    상기 실리콘 영역은 단결정 실리콘 기판 또는 폴리실리콘막인 것을 특징으로 하는 샐리사이드 공정.
  15. 제 14 항에 있어서,
    상기 단결정 실리콘 기판 및 폴리실리콘막은 각각 N형 불순물 이온들로 도핑된 단결정 실리콘 기판 및 N형 불순물 이온들로 도핑된 폴리실리콘막인 것을 특징으로 하는 샐리사이드 공정.
  16. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖고,
    상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 금속막을 형성하고,
    상기 금속막을 갖는 반도체 기판을 열전달 기체를 채택한 대류방식을 사용하 여 등온 열처리하여 적어도 상기 소스/드레인 영역들 상에 금속 실리사이드막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 금속막은 니켈막이고 상기 금속 실리사이드막은 니켈 실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 열처리는,
    열처리 챔버 내에 상기 니켈막을 갖는 상기 반도체 기판을 위치시키되, 상기 반도체 기판은 상기 열처리 챔버 내에 열원으로써 제공되는 적어도 하나의 가열요소로 부터 이격되도록 위치되고,
    상기 열처리 챔버 내로 열전달 기체로써 역할을 하는 불활성 기체를 주입하고,
    상기 니켈막을 갖는 상기 반도체 기판을 소정 열처리 온도에서 소정시간 동안 가열하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 가열요소는 상기 반도체 기판의 상부 및 하부에 각각 상기 반도체 기판으로 부터 이격되도록 위치한 핫 플레이트들인 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 불활성 기체는 아르곤 또는 질소인 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 열처리 동안 상기 열처리 온도의 변동은 ±5℃ 이하인 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 17 항에 있어서,
    상기 열처리는 300℃ 내지 600℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 17 항에 있어서,
    상기 니켈 실리사이드막을 형성한 후에, 상기 기판 상에 잔존하는 미반응된 니켈막을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 열처리 전에, 상기 니켈막 상에 캐핑막을 형성하는 것을 더 포함하되, 상기 캐핑막은 상기 미반응된 니켈막과 함께 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 17 항에 있어서,
    상기 열처리는 순차적으로 수행되는 제1 열처리 및 제2 열처리를 포함하되,
    상기 제1 열처리는 200℃ 내지 400℃의 온도에서 수행되고, 상기 제2 열처리는 300℃ 내지 600℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 제1 열처리는 300℃ 내지 400℃의 온도에서 수행되고, 상기 제2 열처리는 400℃ 내지 500℃에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 25 항에 있어서,
    상기 제1 열처리를 수행한 후에, 상기 반도체 기판 상에 잔존하는 미반응된 니켈막을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 열처리 전에, 상기 니켈막 상에 캐핑막을 형성하는 것을 더 포함하되, 상기 캐핑막은 상기 미반응된 니켈막과 함께 제거되는 것을 특징으로 하는 반 도체 소자의 제조방법.
  29. 제 17 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 반도체기판 상에 실리콘막을 형성하고,
    상기 실리콘막을 패터닝하는 것을 포함하되, 상기 패터닝된 실리콘막 및 그 위의 상기 니켈막은 상기 열처리 동안 서로 반응하여 게이트 니켈 실리사이드막을 생성시키는 것을 특징으로 하는 반도체소자의 제조방법.
  30. 제 17 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 반도체기판 상에 도전막 및 절연막을 차례로 형성하고,
    상기 절연막 및 상기 도전막을 연속적으로 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  31. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖고,
    상기 모스 트랜지스터를 갖는 반도체기판 상에, 상기 소소/드레인 영역들을 덮고 상기 게이트 패턴을 노출시키는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 갖는 상기 반도체기판 상에 금속막을 형성하고,
    상기 금속막을 갖는 반도체 기판을 열전달 기체를 채택한 대류방식을 사용하여 등온 열처리하여 상기 게이트 패턴 상에 선택적으로 금속 실리사이드막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 금속막은 니켈막이고 상기 금속 실리사이드막은 니켈 실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
  33. 제 31 항에 있어서,
    상기 열처리는,
    열처리 챔버 내에 상기 니켈막을 갖는 상기 반도체 기판을 위치시키되, 상기 반도체 기판은 상기 열처리 챔버 내에 열원으로써 제공되는 적어도 하나의 가열요소로 부터 이격되도록 위치되고,
    상기 열처리 챔버 내로 열전달 기체로써 역할을 하는 불활성 기체를 주입하고,
    상기 니켈막을 갖는 상기 반도체 기판을 소정 열처리 온도에서 소정시간 동안 가열하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  34. 제 33 항에 있어서,
    상기 가열요소는 상기 반도체 기판의 상부 및 하부에 각각 상기 반도체 기판으로 부터 이격되도록 위치한 핫 플레이트들인 것을 특징으로 하는 반도체 소자의 제조방법.
  35. 제 33 항에 있어서,
    상기 불활성 기체는 아르곤 또는 질소인 것을 특징으로 하는 반도체 소자의 제조방법.
  36. 제 33 항에 있어서,
    상기 열처리 동안 상기 열처리 온도의 변동은 ±5℃ 이하인 것을 특징으로 하는 반도체 소자의 제조방법.
  37. 제 32 항에 있어서,
    상기 열처리는 300℃ 내지 600℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  38. 제 32 항에 있어서,
    상기 니켈 실리사이드막을 형성한 후에, 상기 기판 상에 잔존하는 미반응된 니켈막을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  39. 제 38 항에 있어서,
    상기 열처리 전에, 상기 니켈막 상에 캐핑막을 형성하는 것을 더 포함하되, 상기 캐핑막은 상기 미반응된 니켈막과 함께 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  40. 제 32 항에 있어서,
    상기 열처리는 순차적으로 수행되는 제1 열처리 및 제2 열처리를 포함하되,
    상기 제1 열처리는 200℃ 내지 400℃의 온도에서 수행되고, 상기 제2 열처리는 300℃ 내지 600℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  41. 제 40 항에 있어서,
    상기 제1 열처리는 300℃ 내지 400℃의 온도에서 수행되고, 상기 제2 열처리는 400℃ 내지 500℃에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  42. 제 40 항에 있어서,
    상기 제1 열처리를 수행한 후에, 상기 반도체 기판 상에 잔존하는 미반응된 니켈막을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  43. 제 42 항에 있어서,
    상기 제1 열처리 전에, 상기 니켈막 상에 캐핑막을 형성하는 것을 더 포함하되, 상기 캐핑막은 상기 미반응된 니켈막과 함께 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
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