JP2005311377A - 縦型薄膜トランジスタ - Google Patents

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Abstract

【課題】 短いチャネル長を有し、フォトリソグラフィに関連づけられた制限のないトランジスタを作るために用いられる縦型ＴＦＴ（Ｖ―ＴＦＴ）トランジスタ構造およびプロセスフローを提供すること。
【解決手段】 本方法は、基板を提供することと、絶縁層コンフォーマルに堆積することと、側壁、上面および厚さを有するゲートを形成することと、ゲート酸化物およびゲーゲート絶縁層を形成することと、基板絶縁層をエッチングすることと、第１のソース／ドレイン領域を形成することと、第２のソース／ドレイン領域であって、第１のゲート側壁に隣接する基板絶縁層を形成することと、ゲートの厚さにおよそ等しいチャネル長を有する第１のゲート側壁をオーバーレイするチャネル領域であって、第１および第２のソース／ドレイン領域との間に位置するチャネル領域を形成することとを包含する。
【選択図】 図１

Description

本発明は、概して集積回路（ＩＣ）の製造に関し、特に、垂直チャネル領域を有する薄膜トランジスタ（ＴＦＴ）および関連した製造プロセスに関する。
液晶ディスプレイ（ＬＣＤ）プロセスにおいて形成されるＴＦＴの大きさは、ラージパネルフォトリソグラフィツールの解像度によって制限される。現在、フィーチャサイズの解像度は、およそ０．５μｍ以上である。高速回路動作は、高駆動電流および低寄生キャパシタンスが可能であるＴＦＴを必要とする。これらの特性は、デバイスサイズ、詳細には、トランジスタのチャネル長を縮小することによって得られる。例えば、従来の製造ＣＭＯＳ技術は、超高速動作に対して９０ｎｍ以下のトラジスタのチャネル長を用いる。
ＴＦＴの駆動電流およびスイッチングスピードをさらに高めるために、ＴＦＴデバイスのチャネル長がフォトリソグラフィツールの解像度より小さくされることが望ましい。
したがって、本発明の目的は、短いチャネル長を有し、フォトリソグラフィに関連づけられた制限のないトランジスタを作るために用いられる縦型ＴＦＴ（Ｖ―ＴＦＴ）トランジスタ構造およびプロセスフローを提供することである。
本発明は、０．２μｍ以下のチャネル長を有し、フォトリソグラフィに関連する制限のないトランジスタを作るために用いられる縦型ＴＦＴ（Ｖ―ＴＦＴ）トランジスタ構造およびプロセスフローである。本発明は、ＬＣＤディスプレイパネル上での高速倫理回路の統合を可能にする。本発明は、多くの従来のＴＦＴプロセシング方法を用いてＶ―ＴＦＴを作成する。Ｖ―ＴＦＴにおいて、活性チャネルの長さは、フォトリソグラフィを用いてパターニング、またエッチングを施すことよりも、むしろゲート層堆積の厚さによって制御される。
従って、Ｖ−ＴＦＴを形成する方法が提供されている。
方法は、Ｓｉ、石英、ガラス、プラスチックといった材料から作られる基板を提供することと、基板をオーバーレイする絶縁層をコンフォーマルに堆積することと、基板絶縁層をオーバーレイする側壁、上面および厚さを有するゲートを形成することと、ゲート側壁をオーバーレイするゲート酸化物およびゲート上面をオーバーレイするゲート絶縁層を形成することと、露出した基板絶縁層をエッチングすることと、ゲート絶縁層オーバーレイする第１のソース／ドレイン領域を形成することと、基板絶縁層をオーバーレイする第２のソース／ドレイン領域であって、第１のゲート側壁に隣接する第２のソース／ドレイン領域を形成することと、ゲートの厚さにおよそ等しいチャネル長を有する第１のゲート側壁をオーバーレイするチャネル領域であって、第１および第２のソース／ドレイン領域との間に位置するチャネル領域を形成することとを包含する。
方法の一部の局面において、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）は、第１ソース／ドレイン領域に隣接するチャネル領域に形成される。他の局面において、ゲートの厚さは、１０００Å〜６０００Åの範囲である。異なる局面において、基板絶縁層をオーバーレイする第３のソース／ドレイン領域であって、第２のゲート側壁に隣接する第３のソース／ドレイン領域を形成する。それから、第２のゲート側壁をオーバーレイするチャネル領域であって、第１のソース／ドレインと第２のゲート側壁に隣接する第３のソース／ドレインとの間に位置するチャネル領域を形成する。
上述の方法およびＶ−ＴＦＴデバイスのさらなるの詳細が、以下に提示されている。
（項目１）
縦型薄膜トランジスタ（Ｖ−ＴＦＴ）を形成する方法であって、
側壁および上面を有するゲートであって、基板絶縁層をオーバーレイするゲートを形成することと、
ゲート側壁をオーバーレイするゲート酸化物層を形成することと、
ゲート上面をオーバーレイするゲート絶縁層を形成することと、
ゲート絶縁層をオーバーレイする第１のソース／ドレイン領域を形成することと、
基板絶縁層をオーバーレイする第２のソース／ドレイン領域であって、第１のゲート側壁と隣接する第２のソース／ドレイン領域を形成することと、
第１のゲート側壁をオーバーレイするチャネル領域であって、第１および第２のソース／ドレイン領域との間に位置するチャネル領域を形成することと
を包含する、方法。
（項目２）
側壁を有するゲートを形成することは、第１の厚さを有するゲートを形成することを包含し、
第１のゲート側壁をオーバーレイするチャネル領域を形成することは、第１の厚さとおよそ等しいチャネル長を有するチャネル領域を形成することを包含する、項目１に記載の方法。
（項目３）
ゲート絶縁層の形成に続いて、シリコン（Ｓｉ）層をコンフォーマルに堆積することをさらに包含し、
第１のソース／ドレイン領域、第２のソース／ドレイン領域およびチャネル領域を形成することは、コンフォーマルに堆積したＳｉ層から領域を形成することを包含する、項目１に記載の方法。
（項目４）
第１のソース／ドレイン領域に隣接するチャネル領域にＬＤＤを形成することをさらに包含する、項目３に記載の方法。
（項目５）
Ｓｉ、石英、ガラスおよびプラスチックを含む群から選択された材料から作られた基板を提供することと、
基板をオーバーレイする絶縁層であって、ＳｉＯ２、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２を含む群から選択された材料およびとポリアミドといった有機絶縁体から作られた絶縁層をコンフォーマルに堆積することと、
ゲートの形成に続いて、露出した基板絶縁層をエッチングすることと
をさらに包含する、項目３に記載の方法。
（項目６）
ゲートを形成することは、第１の平面に沿って表面を有する基板絶縁層上にゲートを形成することを包含し、
露出した基板絶縁層をエッチングすることは、第１の平面より低い基板絶縁層にリセスを形成することを包含し、
第１のゲート側壁オーバーレイするチャネル領域を形成することは、基板絶縁層のリセスにチャネル領域を延ばすことを包含する、項目５に記載の方法。
（項目７）
基板絶縁層をオーバーレイするゲートを形成することは、第１の厚さおよび絶縁層をオーバーレイする側壁を有するＳｉ層を堆積することと、Ｓｉをドープすることとを包含する、項目５に記載の方法。
（項目８）
第１の厚さを有するゲートを形成することは、１０００Å〜６０００Åの範囲の第１の厚さを包含する、項目２に記載の方法。
（項目９）
ゲート側壁をオーバーレイするゲート酸化物層を形成することは、ゲートＳｉ層側壁をプラズマ酸化することを包含し、
ゲート上面をオーバーレイするゲート絶縁層を形成することは、２５Å〜５００Åの範囲の厚さを有するＳｉＯ２およびＳｉ３Ｎ４を含む群から選択された材料からゲート絶縁層を形成することを包含する、項目７に記載の方法。
（項目１０）
ゲート絶縁層をオーバーレイするＳｉ層をコンフォーマルに堆積することは、３００Å〜１０００Åの範囲の厚さを有するアモルファスＳｉ層を堆積することを包含し、
方法は、
チャネル領域にＶｔ調節のためのイオン注入をすることと、
アモルファスＳｉ層を結晶化することと
をさらに包含する、項目５に記載の方法。
（項目１１）
アモルファスＳｉを結晶化することは、エキシマレーザを照射することを包含する、項目１０に記載の方法。
（項目１２）
アモルファスＳｉ層を結晶化することは、アモルファスＳｉ層をオーバーレイするＮｉを堆積することと、
アニールすることと
を包含する、項目１０に記載の方法。
（項目１３）
Ｎｉ、Ｔｉ、Ｃｏを含む群から選択されたシリサイドであって、第１および２のソース／ドレイン領域をオーバーレイするシリサイドを堆積することと、
アニールすることにより、金属シリサイドを形成することと、
不活性金属を除去することと、
をさらに包含する、項目１に記載の方法。
（項目１４）
アモルファスＳｉ層をオーバーレイする吸収酸化物層であって、１０００Å〜１．５μｍの範囲の厚さを有する吸収酸化物層を堆積するさらに包含し、
アモルファスＳｉ層を結晶化することは、エキシマレーザおよびＣＯ２レーザが吸収酸化物層を照射し、アンダーレイするアモルファスＳｉを過熱することを包含する、項目１０に記載の方法。
（項目１５）
アモルファスＳｉ層をオーバーレイする遮蔽酸化物層であって、３００Å〜１０００Åの範囲の厚さを有する遮蔽酸化物層を堆積することをさらに包含し、
第１および第２のソース／ドレイン領域を形成することは、遮蔽酸化物層を介してソース／ドレインのイオン注入をすることを包含し、
方法は、
遮蔽酸化物層を介してＬＤＤのイオン注入をすることをさらに包含する、項目１０に記載の方法。
（項目１６）
遮蔽酸化物層を異方性エッチングすることにより、スペーサを形成することをさらに包含する、項目１５に記載の方法。
（項目１７）
トランジスタをオーバーレイする層間誘電体（ＩＬＤ）をコンフォーマルに堆積することと、
第１のソース／ドレイン領域、第２のソース／ドレイン領域およびゲートへの金属配線をＩＬＤを介して形成することと
をさらに包含する項目５に記載の方法。
（項目１８）
基板絶縁層をオーバーレイする第３のソース／ドレイン領域であって、第２のゲート側壁に隣接する第３のソース／ドレイン領域を形成することと、
第２のゲート側壁をオーバーレイするチャネル領域であって、第１のソース／ドレイン領域と第２のゲート側壁に隣接する第３のソース／ドレイン領域との間に位置するチャネル領域を形成することと
をさらに包含する、項目３に記載の方法。
（項目１９）
基板と、
基板をオーバーレイする基板絶縁層と、
側壁および上面を有するゲートであって、基板絶縁層をオーバーレイするゲートと、
ゲート上面をオーバーレイするゲート絶縁層と、
ゲート絶縁層をオーバーレイする第１のソース／ドレイン領域と、
基板絶縁層をオーバーレイする第２のソース／ドレイン領域であって、第１のゲート側壁に隣接する第２のソース／ドレイン領域と、
第１のゲート側壁をオーバーレイするチャネル領域であって、第１および第２のソース／ドレイン領域との間に位置するチャネル領域と
を含む、縦型薄膜トランジスタ（Ｖ−ＴＦＴ）。
（項目２０）
ゲートは、第１の厚さを含み、
チャネル領域は、第１の厚さにおよそ等しいチャネル長を有する、項目１９に記載のトランジスタ。
（項目２１）
チャネル領域におけるＬＤＤであって、第１のソース／ドレイン領域に隣接するＬＤＤをさらに備えた、項目１９に記載のトランジスタ。
（項目２２）
基板は、Ｓｉ、石英、ガラス、プラスチックを含む群から選択された材料であり、
基板絶縁層は、ＳｉＯ２、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２を含むグループから選択された材料およびポリアミドといった有機絶縁体である、項目１９に記載のトランジスタ。
（項目２３）
基板絶縁層は、基板絶縁層に形成されたリセスであって、第１のゲート側壁に隣接するリセスを含み、
チャネル領域は、基板絶縁層のリセスに延びる、項目１９に記載のトランジスタ。
（項目２４）
ゲートは、ドープされたＳｉ材料である、項目１９に記載のトランジスタ。
（項目２５）
酸化されたＳｉゲート側壁絶縁体をさらに備え、
ゲート絶縁層は、２５Å〜５００Åの範囲の厚さを有するＳｉＯ２、Ｓｉ３Ｎ４を含む群から選択された材料である、項目２４に記載のトランジスタ。
（項目２６）
ゲートは、Ｗ、ＴｉＮを含む群から選択された金属材料である、項目１９に記載のトランジスタ。
（項目２７）
第１および第２のソース／ドレイン領域は、３００Å〜１０００Åの範囲の厚さを有する結晶化されたＳｉであり、
トランジスタは、
チャネル領域にＶｔ調節のイオン注入をさらに備えた、項目１９に記載のトランジスタ。
（項目２８）
第１および第２のソース／ドレイン領域は、Ｎｉ不純物を含む、項目２７に記載のトランジスタ。
（項目２９）
チャネル領域をオーバーレイする酸化物スペーサであって、第１および第２のソース／ドレイン領域との間に位置する酸化物スペーサをさらに備えた、項目２７に記載のトランジスタ。
（項目３０）
Ｎｉ、Ｔｉ、Ｃｏを含む材料の群から選択されたシリサイド領域であって、第１および２ソース／ドレイン領域に形成されたシリサイド領域をさらに備えた、項目２９に記載のトランジスタ。
（項目３１）
トランジスタをオーバーレイする層間誘電体（ＩＬＤ）と、
第１ソース／ドレイン領域、第２のソース／ドレインおよびゲートへのＩＬＤを介した配線と
をさらに備えた、項目１９に記載のトランジスタ。
（項目３２）
基板絶縁層をオーバーレイする第３のソース／ドレイン領域であって、第２のゲート側壁に隣接する第３のソース／ドレイン領域と、
第２のゲート側壁をオーバーレイするチャネル領域であって、第１のソース／ドレインと第２のゲート側壁に隣接する第３のソース／ドレイン領域との間に位置するチャネル領域とをさらに備えた、項目１９に記載のトランジスタ。
（項目３３）
第１の厚さは、１０００Å〜６０００Åの範囲である、項目２０に記載のトランジスタ。
（要旨）
縦型薄膜トランジスタ（Ｖ―ＴＦＴ）が、Ｖ―ＴＦＴを形成する方法とともに提供されている。この方法は、Ｓｉ、石英、ガラスおよびプラスチックといった材料から作られた基板を提供することと、基板をオーバーレイする絶縁層コンフォーマルに堆積することと、基板をオーバーレイするゲートであって、側壁、上面および厚さを有するゲートを形成することと、ゲート側壁をオーバレイするゲート酸化物および、ゲート上面をオーバレイするゲート絶縁層を形成することと、露出した基板絶縁層をエッチングすることと、ゲート絶縁層をオーバーレイする第１のソース／ドレイン領域を形成することと、基板絶縁層をオーバレイする第２のソース／ドレイン領域であって、第１のゲート側壁に隣接する基板絶縁層を形成することと、ゲートの厚さにおよそ等しいチャネル長を有する第１のゲート側壁をオーバーレイするチャネル領域であって、第１および第２のソース／ドレイン領域との間に位置するチャネル領域を形成することとを包含する。
図１は、本発明の縦型薄膜トランジスタ（Ｖ―ＴＦＴ）の断面図の一部である。トランジスタ１００は、基板１０２および基板１０２をオーバーレイする基板絶縁層１０４を含む。側壁１０８、１１０、上面１１１を有するゲート１０６は、基板絶縁層１０４をオーバーレイする。ゲート絶縁層１１２は、ゲート上面１１１をオーバーレイする。第１のソース／ドレイン領域１１４は、ゲート絶縁層１１２をオーバーレイする。第２のソース／ドレイン領域１１６は、基板絶縁層１０４をオーバーレイして、第１のゲート側壁１０８に隣接する。例えば、第１のソース／ドレイン領域１１４は、ドレインであり得て、第２のソース／ドレイン領域１１６は、ソースであり得る。もしくは、第１のソース／ドレイン領域１１４は、ソースであり得て、第２のソース／ドレイン領域１１６は、ドレインであり得る。チャネル領域１１８は、第１のゲート側壁１０８をオーバーレイして、第１のおよび第２のソース／ドレイン領域１１４／１１６との間に位置する。
ゲート１０６は、第１の厚さ１２０を有し、チャネル１１８は、第１の厚さ１２０におよそ等しいチャネル長１２２を有する。チャネル長のスタートポイントとエンドポイントとを正確に定義することが難しいことは理解されるべきである。さらに、許容差およびプロセスのバリエーションが、チャネル長１１２とゲート厚さ１２０との間の関係を正確に定義することを難しくする。しかしながら、一般的に、チャネル長１２２は、第１の厚さ１２０よりわずかに大きい。一部の局面において、ゲートの第１の厚さ１２０は、１０００Å〜６０００Åの範囲にある。他の局面において、ＬＤＤ１２４は、第１のソース／ドレイン領域１１４に隣接するチャネル領域１１８に形成される。
基板１０２は、Ｓｉ、石英、ガラスもしくは従来のＣＭＯＳおよびＬＣＤプロセスに整合したプラスチックといった材料であり得る。基板絶縁層１０４は、ＳｉＯ２、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２といった材料もしくはポリアミドといった有機絶縁体であり得る。
一部の局面において、基盤絶縁層１０４は、第１のゲート側壁１０８に隣接する基板絶縁層に形成されるリセス１２６を含む。リセス１２６は、ゲート１０６の下面１２７に関して定義される。チャネル領域１１８は、基板絶縁層のリセス１２６に延びる。
ゲート１０６は、従来の任意のＣＭＯＳ材料から形成され得る。例えば、ゲート１０６は、ＷもしくはＴｉＮといった金属材料であり得る。もしくは、ゲート１０６は、ドープされたＳｉ材である。ゲートがＳｉであるとき（図示されるように）、酸化されたＳｉゲート側壁絶縁体（ゲート酸化物層）１２８／１３０は、側壁１０８／１１０それぞれをオーバーレイして形成され得る。１つの局面において、ゲート絶縁層１１２は、２５Å〜５００Åの範囲の厚さ１３２を有するＳｉＯ２もしくはＳｉ３Ｎ４といった材料である。
他の局面において、第１のおよび第２のソース／ドレイン領域１１４／１１６は、３００Å〜１０００Åの範囲の厚さ１３４を有する結晶化されたＳｉである。例えば、第１および第２のソース／ドレイン領域１１４／１１６は、Ｎｉ不純物の助けを得て結晶化され得る。オプションとして、Ｖｔ調節のイオン注入部１３６は、第１および第２のソース／ドレイン領域１１４／１１６との間に位置するチャネル領域にあり、トランジスタのしきい値を調節し得る。
図２は、図１のＶ―ＴＦＴトランジスタの第１のバリエーションの断面図の一部である。酸化物スペーサ２００は、チャネル領域１１８をオーバーレイし、第１および第２のソース／ドレイン領域１１４／１１６との間に位置する。さらに、Ｎｉ、Ｔｉ、もしくはＣｏといった金属不純物を含むシリサイド領域２０２、２０４が、第１および第２のソース／ドレイン領域１１４／１１６のそれぞれに形成される。
図３は、図１のＶ―ＴＦＴトランジスタの第２のバリエーションの断面図の一部である。従来の任意のＣＭＯＳ絶縁材料から作られる層間誘電体（ＩＬＤ）３００は、トランジスタ１００をオーバーレイする。配線３０２、３０４が、ＩＬＤ３００を介して第１ソース／ドレイン領域１１４および第２のソース／ドレイン領域１１６に形成される。ゲート１０６への配線は、この図では見られ得ないことに留意する。また、示されているのは、基板絶縁層１０４をオーバーレイし、第２のゲート側壁１００に隣接する第３のソース／ドレイン領域３０６である。チャネル領域３０８は、第２のゲート側壁１１０をオーバーレイし、第１のソース／ドレイン領域１１４と第２のゲート側壁に隣接する第３のソース／ドレイン領域３０６との間に位置する。例えば、第１のソース／ドレイン領域１１４がドレインであるとき、第２のおよび第３のソース／ドレイン領域１１６／３０６は、ソースであり得る。
機能的な記載
図４は、図３のＶ―ＴＦＴトランジスタ上から見た平面図であり、接続とゲート幅とを示す。
図５は、図３のＶ―ＴＦＴトランジスタ断面図の一部であり、ＴＦＴトランジスタは、Ｎチャネルデバイスとして構成されている。図は、特徴、ターミナルおよび電流フローの一般的な配列を示す。トランジスタの活性チャネルは、縦の太い矢印で指し示されており、チャネル長は、ゲートの厚さによって決定されることを示す。正電圧がゲートに印加され、電流が、縦の矢印で示される空乏領域を介して、ＶｃｃからＶｓｓへ流れる。このプロセスフローのみが、チャネルの上部でのＬＤＤのイオン注入の結果になるので、高電圧（Ｖｃｃ）ターミナルが、以下に示されるようにゲートを超えて、第１のソース／ドレイン領域に接続され得る。
例示的なＶ―ＴＦＴプロセスフローは、以下の通りである。
＞シリコン、石英もしくはガラスであり得る基板を用いる。
＞基板からＴ―ＴＦＴを分離するためにＰＥＣＶＤ絶縁層を堆積する。分離層は、〜３０００ÅのＳｉＯ２であってもよいし、〜２５００ÅのＳｉＯ２／〜１００ÅのＳｉ３Ｎ４／〜３００Å〜１５００ÅのＳｉＯ２のスタックであってよい。
＞２層からなるゲートスタックを堆積する。
ポリシリコンは、１０００Å〜６０００Åの範囲である。その厚さは、チャネル長を決定する。
ＰＥＣＶＤ酸化シリコンは、〜３００Å〜１５００Åの範囲である。
フォトマスクおよびイオン注入を用いて、ポリシリコンゲートをドープする。Ｎチャネルデバイスには、およそ３ｅ１５／４０ｋｅＶでリンを埋め込む。Ｐチャネルデバイスには、およそ５ｅ１５／１５ｋｅＶでホウ素を埋め込む。
ドーパントを活性化し、酸化物層の密度を高めるためにおよそ６００〜７００℃で、１時間〜１０時間、スタックをアニールする。
フォトリソグラフィおよびプラズマエッチングを用いてゲートスタックをパターニングする。ＳｉＯ２基板分離（絶縁）層が用いられるとき、ポリエッチング完了後の酸化物層へのオーバーエッチングの量は、所望のゲート／ドレインオーバーラップを作成するために制御されなければならない（図１のリセス１２６参照）。より複雑な複数基板分離スタックは、ゲートエッチングが、窒化層で止まることを可能にし、ＳｉＯ２層の厚さによってセットされる制御されたゲート／ソースオーバーラップを作成する。
図６Ａ、図６Ｂは、２つの基板絶縁層プロセスのプロセスフローを示す。以下のプロセス図は、単層基板絶縁層を示すことに留意する。しかしながら、どちらの種類の基板絶縁が用いられ得ることは理解されるべきである。図６Ａは、単層ＳｉＯ２基板絶縁層に対するゲートエッチング後のＶ―ＴＦＴ構造の断面図を示す。オーバーエッチングの量は、エッチング時間でのみ制御される。図６Ｂは、３層基板絶縁スタックに対するゲートエッチング後のＶ―ＴＦＴ構造の断面図を示す。ポリゲートプラズマエッチングの最終ステップは、窒化物に対して高い選択性を有する酸化物を除去する。したがって、ゲートエッチング後に残っている酸化ステップは、酸化物層のａｓ―ｄｅｐｏｓｉｔｅｄの厚さよって決定される。
例示的なＶ―ＴＦＴプロセスは、以下の通り続く。
＞ゲート面を洗浄し、ＲＣＡ洗浄およびＨＦのシーケンスを用いて、プラズマエッチングから出たポリマーおよび不純物を除去する。
＞２５Å〜５００Åの間の厚さを有するゲート絶縁層（ｔｏｘ）を形成する。多くの可能な方法には、以下のものが含まれる。
ＰＥＣＶＤ ＳｉＯ２堆積、詳細には、ＴＥＯＸ酸化物、もしくはＰＥＣＶＤまたはＬＰＣＶＤ窒化シリコン堆積がある。
図７は、プラズマ酸化に続く、図６ＡのＶ―ＴＦＴトランジスタの断面図の一部である。例えば、露出したポリシリコン表面の誘導結合プラズマ（ＩＣＰ）プラズマ酸化が、実行される。この例は、Ｓｉゲート材料が用いられると仮定することに留意する。従来のＣＭＯＳプロセスゲート酸化物と同様に、上述のゲート酸化物は、高ステップカバレージ、低漏れ電流、高破壊電界および界面状態の低密度を提供しなければならない。
図８は、プラズマ強化化学気相成長（ＰＥＣＶＤ）ＴＥＯＳ堆積に続く図７のＶ―ＴＦＴトランジスタの断面図の一部である。
例示的なＶ―ＴＦＴプロセスが、以下の通り続く。
＞３００Å〜１０００Åの厚さのアモルファスシリコン層が堆積して、トランジスタ活性チャネルを形成する。
＞このとき、チャネルＶｔ調節のイオン注入は、角度の付いた（ａｎｇｌｅｄ）イオン注入を用いて実行され、ドーパント種が、活性チャネルの裏側に埋め込まれることを確実にし得る。
＞構造をファーナスアニール（ｆｕｒｎａｃｅ ａｎｎｅａｌ）して、アモルファスシリコン層内の水素を取り除く。
＞活性シリコン層をレーザーアニールする。
異なる種類のレーザアニーリングが用いられ得る。１つの局面において、アモルファスＳｉ層は、エキシマレーザ照射にさらされ、多結晶シリコンに転換される。その結果生じたポリＳｉ層は、中型の同軸粒子で構成されており、２０〜５０ｎｍのオーダーの平均径を有する。ポリＳｉ微細構造におけるさらなる進歩は、結晶化方法を変更することによって実現され得る。例えば、レーザビームは、基板の表面へ向けられる前に、成形される。レーザビームの形は、シェイピングマスク（ｓｈａｐｉｎｇ ｍａｓｋ）およびプロジェクションオプティックス（ｐｒｐｊｅｃｔｉｏｎ ｏｐｔｉｃｓ）を含むアッセンブリを用いて達成され得る。このプロセスは、粒界によって隔てられる長い結晶領域からなるポリＳｉ微細構造をもたらす。このような結晶の予測される周期現象は、結果として生じた縦型―ＴＦＴ電気特性においてより一層一様にする。
図１３は、レーザ照射プロセスを示す断面図の一部である。上述のラテラル結晶化をインプリメントする難しさの１つは、ソース／ドレイン領域のアモルファスＳｉとチャネル領域のアモルファスＳｉとの間の温度差異である。表面への垂直レーザ照射に対して、ソース／ドレイン領域で加熱される１表面領域当たりのＳｉ量は、チャネル領域で加熱される１表面領域当たりのＳｉ量と比較して少ない。所定のレーザ流量に対して、ソース／ドレイン領域の温度は、チャネル領域の温度より高い。したがって、堆積したアモルファスＳｉの厚さとゲートの厚さとの間の関係は、結晶化ステップのプロセスウィンドウを定義する。結晶化プロセスは、ソース／ドレイン領域にダメージを与えることなく、活性領域の微細構造を最適化するようにチューニングすることが望ましい。プロセスの下限値は、チャネル領域に高い移動度を有する結晶化を作成する最小流量によってセットされる。プロセスの上限値は、ソース／ドレイン領域にアブレーションおよび凝塊といったダメージを与えずに、得うる最大照射量によってセットされる。
厚さの不均一性問題に対処するために、結晶化プロセスのバリエーションが実行され得る。レーザは、Ｓｉをオーバーレイする追加の吸収酸化物層を加熱するために用いられ得て、その結果、Ｓｉ膜は、間接的にしか過熱されない。このようにして、Ｓｉ膜の溶解しきい値は下げられる。吸収層は、エキシマーレーザビームおよびＣＯ２レーザビームの結合照射にさらされ得うる。ＣＯ２ビームは、優先的にＳｉＯ２の上部層を加熱する。このようにして、間接的にアンダーレイするＳｉ膜の温度を上げる。オーバーレイするＳｉＯ２膜の厚さを調節して、エキシマービームがアンダーレイするＳｉ膜に向けられ得る。間接的な加熱のため既に高温であるシリコン膜は、局所的に、低いしきい値温度で溶解する。さらに、Ｓｉ膜をＳｉＯ２吸収層で覆うことによって、膜の温度が高レベルに達するときでさえ、過剰な蒸発を防ぐ。
活性シリコン層の結晶化は、また、レーザ照射の代わりにニッケルアシステッドラテラル結晶化によって実行され得る。ニッケルシリサイドは、ＲＴＡアニーリング中、アモルファスシリコンのラテラル結晶化のソースとしての役割を果たす。このバリエーションにおいて、レーザアニーリングは、実行される必要はなく、Ｎｉシリサイド形成ステップの時間および温度は、Ｎｉシリサイドアニール中に、活性チャネルが、活性チャネルの中央になるソースおよびドレイン領域からの結晶化フロントが完全に結晶化されるように最適化される。
例示的なＶ―ＴＦＴプロセスは、以下の通り続く。
＞ＳｉＯ２遮蔽酸化物層を３００Å〜１０００Åの厚さで堆積する。
図９は、図８のＶ−ＴＦＴの断面図であり、ソース／ドレインのイオン注入部を示す。ソース／ドレイン領域は、傾斜角０度を用いて適切な種でイオン注入をされる。イオン注入エネルギーは、活性チャネルにイオン注入し過ぎず、ソースドレイン領域の適切なドーピングを作成すうように選ばれる。ＴＥＯＳ酸化物層は、（第２のＳ／Ｄ領域に隣接する）活性チャネルの裏側からのＳ／Ｄのイオン注入をブロックするためにスペーサとして働き、一方、ソースおよびドレイン領域におけるイオン注入を可能にする。言い換えれば、ＴＥＯＳ遮蔽酸化物層によって形成されたスペーサは、０度の軸からわずかにずれるイオンによる活性チャネルの裏側のドーピングを防ぐ。
図１０は、図９のＶ−ＴＦＴの断面図であり、オプション的なＬＤＤプロセスを示す。低ドースＬＤＤのイオン注入は、およそ５ｅ１２と５ｅ１３ｉｏｎ／ｃｍ２との間のドースおよびＳ／Ｄのイオン注入より大きいエネルギーを用いて実行され得る。したがって、ＬＤＤは、Ｓ／Ｄ領域より下に形成される。ＬＤＤ埋め込みは、チャネル領域の上部にだけ影響することを留意する。その結果、高いフィールドが、ソースコンタクト（第２のソース／ドレイン領域、図１参照）に適用されず、より低いゲートエッジにＬＤＤのイオン注入がないとき、高ゲートドレインフィールドを防ぐ。
図１１は、図１０のＶ−ＴＦＴの断面図であり、さらに詳細にＬＤＤおよびＳ／Ｄのイオン注入領域を示す。
例示的なＶ−ＴＦＴプロセスは、以下の通りに続く。
＞ドーパントを活性化させるために、およそ６００〜７００℃、１〜１０時間で構造をアニールする。
＞シリコン上に留まっている遮蔽酸化物層を除去するためにエッチングする。高い抵抗値が所望されるとき、遮蔽酸化物エッチングは、フォトリソグラフィを用いてマスクされ得ることにより、活性領域のシリコン上に一部の遮蔽酸化物層を残し、シリサイドの形成を妨ぐ。これらの構造は、アナログ電圧リファレンス回路に対して、Ｉ／Ｏ回路において、電流制限レジスタとして用いられえる。
フォトリソグラフィおよびドライエッチングを用いて、活性シリコンアイランドをパターニングする。
ゲート酸化物をエッチングする。オプション的に、ポリレジスタが、ゲート酸化膜エッチング時にマスクで覆うことによって作られることにより、シリサイド化されるべきでないポリを覆うゲート酸化物を残し得る。
活性シリコンおよびポリゲートの表面は、この段階で、自己整合プロセスを用いてシリサイド化され得る。しかし、シリサイドは、必要とされない。
簡潔であるが、サリサイドプロセスは、以下の通りである。
＞２０００Å〜５０００Åの厚さで、ＴＥＯＳ酸化物スペーサを堆積する。
＞スペーサエッチングを施す。
＞シリサイドのために、金属（Ｔｉ、ＮｉもしくはＣｏ）を堆積する。
＞アニールを施し、シリサイドを形成する。
＞過酸化物に基づくウェットエッチングを施し、不活性金属を除去する。
＞アニールを施し、シリサイドを安定化させる。
図１１は、図１０のＶ−ＴＦＴの断面図であり、完成したデバイスを示す。分離、コンタクト、金属配線のための従来のバックエンドプロセスフローは、以下の通りである。
重要なプロセス要求は、以下を含む。
１.アモルファスシリコンステップカバレージは、ゲート電極の垂直面に沿って一様な層の厚さを提供するために十分に良いものでなければならない。
２．垂直チャネルを形成するアモルファスシリコンの結晶化は、高い移動度にとって重要である。
３．ゲートエッチングは、活性チャネルの裏側に形成する垂直面のＳ／ＤおよびＬＤＤのイオン注入を防ぐために垂直でなければならい。
４．ＬＤＤのイオン注入は、上部チャネル領域においてだけである。したがって、通常、Ｖｃｃは、上部電極（第１のソース／ドレイン領域）に適用されることにより、ショートチャネルおよびホットキャリア効果を回避する。
重要な構造要求は、以下を含む。
１．チャネル長およびトランジスタ性能は、ゲート電極の厚さによって決定される。
２．ゲート構造の幅は、コンタクトの大きさおよび整合許容差を担うために十分でなければならない。コンタクトが、ゲートエッジから落ちるとき、それらは、トランジスタを短絡し得る。
３．活性領域／ゲートオーバーラップは、ドレイン領域およびＧａｔｅ−Ｄｒａｉｎキャパシタンスの領域を決定する。通常、Ｇａｔｅ−Ｄｒａｉｎのキャパシタンスは高いが、一方で、Ｇａｔｅ−Ｓｏｕｒｃｅキャパシタンスは低い。Ｇａｔｅ−Ｄｒａｉｎキャパシタンスのいくらかの減少は、上部酸化物バッファ層（ゲート絶縁層）の厚さを増加させることにより達成され得る。酸化物バッファの厚さの上限は、イオン注入条件によって決定される。
４．上部（ゲート絶縁）また下部（基板絶縁）バッファ酸化物層の厚さ、およびイオン注入エネルギーは、所望のＧａｔｅ／Ｇｒａｉｎオーバーラップを作成するためにチューニングされる。特に、上部バッファ層を厚さの増加させることは、ＬＤＤ幅を増加させ、かつ、Ｇａｔｅ−Ｄｒａｉｎキャパシタンスを減少させる。
図１２は、Ｖ−ＴＦＴを形成する本発明の方法を示すフローチャートである。方法は、明確にするために、番号が付けられたステップのシーケンスとして示されるが、順序は、必ずしも番号から推測されない。これらのステップの一部は、省かれ、並列に実行され、もしくは、シーケンスの厳格な順序の維持することを必要なしに実行されることが、理解されるべきである。方法は、ステップ１２００から始まる。
ステップ１２０２は、Ｓｉ、石英、ガラス、もしくはプラスチックといった材料から作られた基板を提供するステップである。ステップ１２０４は、基板をオーバーレイし、ＳｉＯ２、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２といった材料もしくはポリアミドといった有機絶縁体から作られた絶縁層をコンフォーマルに堆積する。ステップ１２０６は、側壁、上面、第１の厚さ有し、基板絶縁層をオーバーレイするゲートを形成する。例えば、第１の厚さは、１０００Å〜６０００Åの範囲にある。ステップ１２０７は、ゲート側壁をオーバーレイするゲート酸化物層を形成する。ステップ１２０８は、ゲートの上面をオーバーレイするゲート絶縁層を形成する。ステップ１２１０は、ゲートの形成に続いて、露出した基板絶縁層をエッチングする。それから、ステップ１２１０に続いて、ステップ１２１１は、シリコン（Ｓｉ）層をコンフォーマルに堆積する。例えば、アモルファスＳｉ層は、３００Å〜１０００Åの範囲の厚さを有し得る。
ステップ１２１４は、ゲート絶縁層をオーバーレイする第１のソース／ドレイン領域を形成するステップである。ステップ１２１６は、基板絶縁層をオーバーレイする第２のソース／ドレイン領域を形成し、第２のソース／ドレイン領域は、第１のゲート側壁に隣接する。ステップ１２１８は、第１のゲート側壁をオーバーレイするチャネル領域を形成し、第１および第２のソース／ドレイン領域との間に位置する。言い換えれば、チャネル領域は、ステップ１２０７で形成されたゲート酸化物層をオーバーレイして形成される。一部の局面において、さらなるステップ１２２０は、第１のソース／ドレイン領域に隣接するチャネル領域にＬＤＤを形成するステップである。
通常、チャネル領域は、ゲートの第１の厚さとおよそ等しいチャネル長を有する。また、第１のソース／ドレイン領域（ステップ１２１４）、第２のソース／ドレイン領域（ステップ１２１６）およびチャネル領域（ステップ１２１８）は、ステップ１２１１でコンフォーマルに堆積したＳｉ層から形成されることが通常である。
他の局面において、ステップ１２０６でゲートを形成することは、第１の平面に沿って表面を有する基板絶縁層に上にゲートを形成することを含む。ステップ１２１０で、露出した基板絶縁層エッチングすることは、第１の平面より低い、基板絶縁層にリセスを形成することを含む。それから、ステップ１２１８で、第１のゲート側壁をオーバーレイするチャネル領域を形成することは、基板絶縁層のリセスにチャネル領域に延びることを含む。
ゲートは、金属かもしくはＳｉ材料から作られ得る。ゲート材料がＳｉのとき、ステップ１２０６で、ゲートを形成するステップは、下位ステップを含む。ステップ１２０６ａは、第１の厚さおよび絶縁層をオーバーレイする側壁有するＳｉ層を堆積する。ステップ１２０６ｂは、Ｓｉをドープする。それから、ステップ１２０７は、ゲートＳｉ層側壁をプラズマ酸化することによってゲート側壁オーバーレイするゲート酸化物層を形成する。異なる局面において、ステップ１２０７および１２０８は、連続して実行され得る。例えば、ステップ１２０８は、ツールチェンジ後のステップ１２０７の直後に実行され得る。他の局面において、ゲート上面をオーバーレイするゲート層を形成するステップ（ステップ１２０８）は、２５Å〜５００Åの範囲の厚さを有するＳｉＯ２もしくはＳｉ３Ｎ４といった材料からゲート絶縁層を形成する。
一つの局面において、ステップ１２１３ａ（図示されず）は、第１および第２のソース／ドレイン領域との間に位置するチャネル領域においてＶｔ調節のイオン注入をする。他の局面において、ステップ１２１３ｂ（図示されず）は、アモルファスＳｉ層を結晶化する。例えば、アモルファスＳｉは、エキシマレーザを用いる照射によって結晶化され得る。もしくは、Ｎｉは、アモルファスＳｉ層をオーバーレイして堆積し、レーザ、炉、もしくは高速熱アニーリング（ＲＴＡ）プロセスを用いてアニールされ得る。他のバリエーションにおいては、ステップ１２１２は、１０００Å〜１．５μｍの範囲の厚さを有するアモルファスＳｉ層をオーバーレイする吸収酸化物層を堆積することを含む。ステップ１２１３ｂは、エキシマレーザおよびＣＯ２レーザを用いて、吸収酸化照射し、アンダーレイするアモルファスＳｉを加熱する。
異なる局面において、ステップ１２１２は、３００Å〜１０００Åの範囲の厚さを有するアモルファスＳｉ層をオーバーレイする遮蔽酸化物層を堆積する。第１および第２のソース／ドレイン領域は、遮蔽酸化物層を介してソース／ドレインのイオン注入をすることによってステップ１２１４およびステップ１２１６それぞれで形成される。さらに、ＬＤＤ注入（ステップ１２２０）は、また遮蔽酸化物層を介して実行され得る。
他の局面において、ステップ１２２３は、第１および第２のソース／ドレイン領域をオーバーレイするＮｉ、Ｔｉ、Ｃｏといったシリサイドを堆積する。ステップ１２２４は、金属シリサイドを形成するためにアニールする。ステップ１２２６は、不活性金属を除去する。一つの局面において、ステップ１２２１（図示されず）は、遮蔽酸化物層（ステップ１２１２）異方性エッチングすることにより、チャネル領域上もしくは付近でシリサイドの形成を防ぐことにおいて有用なスペーサを形成する。
ステップ１２２８は、トランジスタをオーバーレイする層間誘電体（ＩＬＤ）をコンフォーマルに堆積する。ステップ１２３０は、第１のソース／ドレイン領域、第２のソース／ドレイン領域およびゲートヘの金属配線をＩＬＤを介して形成する。
方法の他の局面において、ステップ１２１７（図示されず）は、基板絶縁層をオーバーレイする第３のソース／ドレイン領域であって、第２のゲート側壁に隣接する第３のソース／ドレイン領域を形成する。それから、ステップ１２１９（図示されず）は、第２のゲート側壁をオーバーレイするチャネル領域であって、第１のソース／ドレイン領域と第２のゲート側壁に隣接する第３のソース／ドレイン領域との間に位置するチャネル領域を形成する。
Ｖ−ＦＥＴおよび関連した製造プロセスが記載されてきた。特定の構造、材料および製造プロセス例の一部は、本発明を示すために提示されてきた。しかしながら、本発明は、これらの例だけに限定されない。本発明の他のバリエーションおよび実施形態は、当業者には想到する。
本発明の縦型薄膜トランジスタ（Ｖ−ＴＦＴ）の断面図の一部である。 図１のＶ−ＴＦＴトランジスタの第１のバリエーションの断面図の一部である。 図２のＶ−ＴＦＴトランジスタの第２のバリエーションの断面図の一部である。 図３のＶ−ＴＦＴトランジスタの上から見た平面図であり、コンタクトとゲート幅を示す。 図３のＶ−ＴＦＴトランジスタの断面図の一部であり、Ｎチャネルデバイスとして構成されている （Ａ）および（Ｂ）は、二つの基板絶縁層プロセスのプロセスフローを示す。 プラズマ酸化に続く、図６ＡのＶ−ＴＦＴトランジスタの断面図の一部である。 プラズマ強化化学気相成長（ＰＥＣＶＤ）によるＴＥＯＳ堆積に続く、図７のＶ−ＴＦＴの断面図の一部である。 図８のＶ−ＴＦＴの断面図の一部であり、ソース／ドレインのイオン部を示す。 図９のＶ−ＴＦＴの断面図の一部であり、オプション的なＬＤＤプロセスを示す。 図１０のＶ−ＴＦＴの断面図の一部であり、完成したデバイスを示す。 （ａ）および（ｂ）は、Ｖ―ＴＦＴを形成するための本発明を示すフローチャートである。 （ａ）および（ｂ）は、Ｖ―ＴＦＴを形成するための本発明を示すフローチャートである。 Ｖ−ＴＦＴの断面図の一部であり、レーザ照射プロセスを示す。
符号の説明
１００ トランジスタ
１０２ 基板
１０４ 基板絶縁層
１０６ ゲート
１０８、１１０ 側壁
１１２ ゲート絶縁層
１１４ 第１のソース／ドレイン領域
１１６ 第２のソース／ドレイン領域
１１８、３０８ チャネル領域
１２０ 第１の厚さ
１２２ チャネル長
１２４ ＬＤＤ
１２６ リセス
１２８、１３０ 酸化Ｓｉゲート側壁絶縁体（ゲート酸化物層）
１３２ ２５Å〜５００Åの範囲の厚さ
１３４ ３００Å〜１０００Åの範囲の厚さ
１３６ Ｖｔ調節のイオン注入
２００ 酸化物スペーサ
２０２、２０４ 金属シリサイド領域
３００ 層間誘電体（ＩＬＤ）
３０２、３０４ 配線
３０６ 第３のソース／ドレイン領域

Claims (33)

  1. 縦型薄膜トランジスタ（Ｖ−ＴＦＴ）を形成する方法であって、
    側壁および上面を有するゲートであって、基板絶縁層をオーバーレイする該ゲートを形成することと、
    該ゲート側壁をオーバーレイするゲート酸化物層を形成することと、
    該ゲート上面をオーバーレイするゲート絶縁層を形成することと、
    該ゲート絶縁層をオーバーレイする第１のソース／ドレイン領域を形成することと、
    該基板絶縁層をオーバーレイする第２のソース／ドレイン領域であって、第１のゲート側壁と隣接する該第２のソース／ドレイン領域を形成することと、
    該第１のゲート側壁をオーバーレイするチャネル領域であって、該第１および該第２のソース／ドレイン領域との間に位置する該チャネル領域を形成することと
    を包含する、方法。
  2. 側壁を有するゲートを形成することは、第１の厚さを有するゲートを形成することを包含し、
    前記第１のゲート側壁をオーバーレイするチャネル領域を形成することは、該第１の厚さとおよそ等しいチャネル長を有するチャネル領域を形成することを包含する、請求項１に記載の方法。
  3. 前記ゲート絶縁層の形成に続いて、シリコン（Ｓｉ）層をコンフォーマルに堆積することをさらに包含し、
    前記第１のソース／ドレイン領域、前記第２のソース／ドレイン領域および前記チャネル領域を形成することは、該コンフォーマルに堆積したＳｉ層から領域を形成することを包含する、請求項１に記載の方法。
  4. 前記第１のソース／ドレイン領域に隣接する前記チャネル領域にＬＤＤを形成することをさらに包含する、請求項３に記載の方法。
  5. Ｓｉ、石英、ガラスおよびプラスチックを含む群から選択された材料から作られた基板を提供することと、
    該基板をオーバーレイする絶縁層であって、ＳｉＯ２、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２を含む群から選択された材料およびとポリアミドといった有機絶縁体から作られた該絶縁層をコンフォーマルに堆積することと、
    該ゲートの形成に続いて、該露出した基板絶縁層をエッチングすることと
    をさらに包含する、請求項３に記載の方法。
  6. ゲートを形成することは、第１の平面に沿って表面を有する基板絶縁層上にゲートを形成することを包含し、
    該露出した基板絶縁層をエッチングすることは、該第１の平面より低い該基板絶縁層にリセスを形成することを包含し、
    前記第１のゲート側壁オーバーレイするチャネル領域を形成することは、該基板絶縁層のリセスに前記チャネル領域を延ばすことを包含する、請求項５に記載の方法。
  7. 前記基板絶縁層をオーバーレイするゲートを形成することは、前記第１の厚さおよび前記絶縁層をオーバーレイする側壁を有するＳｉ層を堆積することと、Ｓｉをドープすることとを包含する、請求項５に記載の方法。
  8. 第１の厚さを有するゲートを形成することは、１０００Å〜６０００Åの範囲の前記第１の厚さを包含する、請求項２に記載の方法。
  9. 前記ゲート側壁をオーバーレイするゲート酸化物層を形成することは、前記ゲートＳｉ層側壁をプラズマ酸化することを包含し、
    前記ゲート上面をオーバーレイするゲート絶縁層を形成することは、２５Å〜５００Åの範囲の厚さを有するＳｉＯ２およびＳｉ３Ｎ４を含む群から選択された材料からゲート絶縁層を形成することを包含する、請求項７に記載の方法。
  10. 前記ゲート絶縁層をオーバーレイするＳｉ層をコンフォーマルに堆積することは、３００Å〜１０００Åの範囲の厚さを有するアモルファスＳｉ層を堆積することを包含し、
    該方法は、
    前記チャネル領域にＶｔ調節のためのイオン注入をすることと、
    該アモルファスＳｉ層を結晶化することと
    をさらに包含する、請求項５に記載の方法。
  11. 前記アモルファスＳｉを結晶化することは、エキシマレーザを照射することを包含する、請求項１０に記載の方法。
  12. 前記アモルファスＳｉ層を結晶化することは、該アモルファスＳｉ層をオーバーレイするＮｉを堆積することと、
    アニールすることと
    を包含する、請求項１０に記載の方法。
  13. Ｎｉ、Ｔｉ、Ｃｏを含む群から選択されたシリサイドであって、前記第１および２のソース／ドレイン領域をオーバーレイする該シリサイドを堆積することと、
    アニールすることにより、金属シリサイドを形成することと、
    不活性金属を除去することと、
    をさらに包含する、請求項１に記載の方法。
  14. 前記アモルファスＳｉ層をオーバーレイする吸収酸化物層であって、１０００Å〜１．５μｍの範囲の厚さを有する該吸収酸化物層を堆積するさらに包含し、
    該アモルファスＳｉ層を結晶化することは、エキシマレーザおよびＣＯ２レーザが該吸収酸化物層を照射し、アンダーレイするアモルファスＳｉを過熱することを包含する、請求項１０に記載の方法。
  15. 前記アモルファスＳｉ層をオーバーレイする遮蔽酸化物層であって、３００Å〜１０００Åの範囲の厚さを有する該遮蔽酸化物層を堆積することをさらに包含し、
    第１および第２のソース／ドレイン領域を形成することは、該遮蔽酸化物層を介してソース／ドレインのイオン注入をすることを包含し、
    該方法は、
    該遮蔽酸化物層を介してＬＤＤのイオン注入をすることをさらに包含する、請求項１０に記載の方法。
  16. 前記遮蔽酸化物層を異方性エッチングすることにより、スペーサを形成することをさらに包含する、請求項１５に記載の方法。
  17. 前記トランジスタをオーバーレイする層間誘電体（ＩＬＤ）をコンフォーマルに堆積することと、
    前記第１のソース／ドレイン領域、前記第２のソース／ドレイン領域および前記ゲートへの金属配線をＩＬＤを介して形成することと
    をさらに包含する請求項５に記載の方法。
  18. 前記基板絶縁層をオーバーレイする第３のソース／ドレイン領域であって、第２のゲート側壁に隣接する該第３のソース／ドレイン領域を形成することと、
    該第２のゲート側壁をオーバーレイするチャネル領域であって、前記第１のソース／ドレイン領域と該第２のゲート側壁に隣接する該第３のソース／ドレイン領域との間に位置する該チャネル領域を形成することと
    をさらに包含する、請求項３に記載の方法。
  19. 基板と、
    該基板をオーバーレイする基板絶縁層と、
    側壁および上面を有するゲートであって、該基板絶縁層をオーバーレイする該ゲートと、
    該ゲート上面をオーバーレイするゲート絶縁層と、
    該ゲート絶縁層をオーバーレイする第１のソース／ドレイン領域と、
    該基板絶縁層をオーバーレイする第２のソース／ドレイン領域であって、第１のゲート側壁に隣接する該第２のソース／ドレイン領域と、
    該第１のゲート側壁をオーバーレイするチャネル領域であって、該第１および第２のソース／ドレイン領域との間に位置する該チャネル領域と
    を含む、縦型薄膜トランジスタ（Ｖ−ＴＦＴ）。
  20. 前記ゲートは、第１の厚さを含み、
    前記チャネル領域は、該第１の厚さにおよそ等しいチャネル長を有する、請求項１９に記載のトランジスタ。
  21. チャネル領域におけるＬＤＤであって、前記第１のソース／ドレイン領域に隣接する該ＬＤＤをさらに備えた、請求項１９に記載のトランジスタ。
  22. 前記基板は、Ｓｉ、石英、ガラス、プラスチックを含む群から選択された材料であり、
    前記基板絶縁層は、ＳｉＯ２、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２を含むグループから選択された材料およびポリアミドといった有機絶縁体である、請求項１９に記載のトランジスタ。
  23. 前記基板絶縁層は、該基板絶縁層に形成されたリセスであって、前記第１のゲート側壁に隣接する該リセスを含み、
    前記チャネル領域は、該基板絶縁層のリセスに延びる、請求項１９に記載のトランジスタ。
  24. 前記ゲートは、ドープされたＳｉ材料である、請求項１９に記載のトランジスタ。
  25. 酸化されたＳｉゲート側壁絶縁体をさらに備え、
    前記ゲート絶縁層は、２５Å〜５００Åの範囲の厚さを有するＳｉＯ２、Ｓｉ３Ｎ４を含む群から選択された材料である、請求項２４に記載のトランジスタ。
  26. 前記ゲートは、Ｗ、ＴｉＮを含む群から選択された金属材料である、請求項１９に記載のトランジスタ。
  27. 前記第１および第２のソース／ドレイン領域は、３００Å〜１０００Åの範囲の厚さを有する結晶化されたＳｉであり、
    前記トランジスタは、
    前記チャネル領域にＶｔ調節のイオン注入をさらに備えた、請求項１９に記載のトランジスタ。
  28. 前記第１および第２のソース／ドレイン領域は、Ｎｉ不純物を含む、請求項２７に記載のトランジスタ。
  29. 前記チャネル領域をオーバーレイする酸化物スペーサであって、前記第１および第２のソース／ドレイン領域との間に位置する該酸化物スペーサをさらに備えた、請求項２７に記載のトランジスタ。
  30. Ｎｉ、Ｔｉ、Ｃｏを含む材料の群から選択されたシリサイド領域であって、前記第１および２ソース／ドレイン領域に形成された該シリサイド領域をさらに備えた、請求項２９に記載のトランジスタ。
  31. 前記トランジスタをオーバーレイする層間誘電体（ＩＬＤ）と、
    前記第１ソース／ドレイン領域、前記第２のソース／ドレインおよびゲートへのＩＬＤを介した配線と
    をさらに備えた、請求項１９に記載のトランジスタ。
  32. 前記基板絶縁層をオーバーレイする第３のソース／ドレイン領域であって、第２のゲート側壁に隣接する該第３のソース／ドレイン領域と、
    該第２のゲート側壁をオーバーレイするチャネル領域であって、前記第１のソース／ドレインと該第２のゲート側壁に隣接する該第３のソース／ドレイン領域との間に位置する該チャネル領域とをさらに備えた、請求項１９に記載のトランジスタ。
  33. 前記第１の厚さは、１０００Å〜６０００Åの範囲である、請求項２０に記載のトランジスタ。

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177080A (ja) * 2008-01-28 2009-08-06 Toshiba Corp 半導体記憶装置
US9269827B2 (en) 2014-06-20 2016-02-23 Chunghwa Picture Tubes, Ltd. Oxidizing the source and doping the drain of a thin-film transistor

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7381595B2 (en) * 2004-03-15 2008-06-03 Sharp Laboratories Of America, Inc. High-density plasma oxidation for enhanced gate oxide performance
JP4085891B2 (ja) * 2003-05-30 2008-05-14 ソニー株式会社 半導体装置およびその製造方法
JP2005250584A (ja) * 2004-03-01 2005-09-15 Sharp Corp 入力装置
US20060166415A1 (en) * 2004-06-07 2006-07-27 Sharp Laboratories Of America, Inc. Two-transistor tri-state inverter
KR101067618B1 (ko) * 2004-06-29 2011-09-27 엘지디스플레이 주식회사 액정표시패널 및 그 제조방법
KR100612906B1 (ko) * 2004-08-02 2006-08-14 삼성전자주식회사 상변화 기억 소자의 형성 방법
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
US7355256B2 (en) * 2005-04-11 2008-04-08 Nec Electronics Corporation MOS Devices with different gate lengths and different gate polysilicon grain sizes
US20060261406A1 (en) * 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
US20070090459A1 (en) * 2005-10-26 2007-04-26 Motorola, Inc. Multiple gate printed transistor method and apparatus
US20070176666A1 (en) * 2006-01-30 2007-08-02 Broadcom Corporation Level translator for adapting a signal to a voltage level
FR2897201B1 (fr) * 2006-02-03 2008-04-25 Stmicroelectronics Crolles Sas Dispositif de transistor a doubles grilles planaires et procede de fabrication.
US8809203B2 (en) * 2007-06-05 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using a microwave plasma CVD apparatus
KR20090035775A (ko) * 2007-10-08 2009-04-13 삼성전자주식회사 반도체 소자 및 이를 형성하는 방법
US8013516B2 (en) * 2008-01-23 2011-09-06 Global Oled Technology Llc LED device having improved power distribution
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101310473B1 (ko) 2008-10-24 2013-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8384439B2 (en) * 2008-11-28 2013-02-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR101567336B1 (ko) * 2008-12-22 2015-11-11 삼성디스플레이 주식회사 표시 기판 및 그 제조 방법
CN101710586B (zh) * 2009-01-09 2011-12-28 深超光电（深圳）有限公司 提高开口率的储存电容及其制作方法
US20110079840A1 (en) * 2009-10-01 2011-04-07 Macronix International Co., Ltd. Memory cell and manufacturing method thereof and memory structure
CN102754209B (zh) * 2010-02-12 2015-11-25 株式会社半导体能源研究所 半导体装置及其驱动方法
WO2011111529A1 (en) 2010-03-12 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI508294B (zh) * 2010-08-19 2015-11-11 Semiconductor Energy Lab 半導體裝置
US8669552B2 (en) 2011-03-02 2014-03-11 Applied Materials, Inc. Offset electrode TFT structure
TWI473273B (zh) * 2011-08-15 2015-02-11 Au Optronics Corp 薄膜電晶體、畫素結構及其製造方法
TWI467577B (zh) * 2011-11-02 2015-01-01 Macronix Int Co Ltd 記憶體結構及其製造方法
US8569822B2 (en) * 2011-11-02 2013-10-29 Macronix International Co., Ltd. Memory structure
TWI519879B (zh) 2013-11-08 2016-02-01 群創光電股份有限公司 顯示面板及包含該顯示面板的顯示裝置
US9368601B2 (en) 2014-02-28 2016-06-14 Sandisk Technologies Inc. Method for forming oxide below control gate in vertical channel thin film transistor
US9123815B1 (en) * 2014-03-06 2015-09-01 Eastman Kodak Company VTFTs including offset electrodes
US9607825B2 (en) * 2014-04-08 2017-03-28 International Business Machines Corporation Hydrogen-free silicon-based deposited dielectric films for nano device fabrication
US9443887B1 (en) * 2015-06-12 2016-09-13 Eastman Kodak Company Vertical and planar TFTS on common substrate
CN104779300B (zh) * 2015-04-16 2016-05-25 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制作方法和显示装置
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
KR102576428B1 (ko) 2016-04-29 2023-09-08 삼성디스플레이 주식회사 어레이 기판, 이를 포함하는 액정 표시 장치 및 어레이 기판의 제조 방법
US10217863B2 (en) 2016-06-28 2019-02-26 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with an asymmetric gate structure
CN106449667B (zh) * 2016-12-21 2017-12-22 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN108428796B (zh) 2017-02-14 2021-10-15 元太科技工业股份有限公司 有机薄膜晶体管与显示装置
KR101905717B1 (ko) * 2017-03-02 2018-11-21 포항공과대학교 산학협력단 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리 회로
CN111052395A (zh) 2017-08-31 2020-04-21 美光科技公司 半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法
WO2019046629A1 (en) 2017-08-31 2019-03-07 Micron Technology, Inc. SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS, AND ASSOCIATED METHODS
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法
US10297290B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
US10340267B1 (en) 2017-12-29 2019-07-02 Micron Technology, Inc. Semiconductor devices including control logic levels, and related memory devices, control logic assemblies, electronic systems, and methods
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
WO2019132999A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Integrated circuit structures with vertical architecture
US10586795B1 (en) 2018-04-30 2020-03-10 Micron Technology, Inc. Semiconductor devices, and related memory devices and electronic systems
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
KR102551995B1 (ko) 2018-11-16 2023-07-06 엘지디스플레이 주식회사 수직 구조 트랜지스터 및 전자장치
US11538804B2 (en) * 2019-01-09 2022-12-27 Intel Corporation Stacked integration of III-N transistors and thin-film transistors
CN110690257A (zh) * 2019-08-29 2020-01-14 福建华佳彩有限公司 一种tft阵列基板及其制造方法
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
WO2021210865A1 (ko) * 2020-04-13 2021-10-21 고려대학교 세종산학협력단 수직 구조 전계효과 트랜지스터 및 그 제조방법
US11937424B2 (en) 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757361A (en) * 1986-07-23 1988-07-12 International Business Machines Corporation Amorphous thin film transistor device
GB2201544A (en) * 1987-02-27 1988-09-01 Philips Electronic Associated Vertical thin film transistor
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
US5032529A (en) * 1988-08-24 1991-07-16 Harris Corporation Trench gate VCMOS method of manufacture
GB2223353A (en) * 1988-09-30 1990-04-04 Philips Electronic Associated Thin-film transistor
US5283456A (en) * 1992-06-17 1994-02-01 International Business Machines Corporation Vertical gate transistor with low temperature epitaxial channel
KR0136931B1 (ko) * 1994-05-12 1998-04-24 문정환 박막 트랜지스터의 구조 및 제조방법
JP3253808B2 (ja) * 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100269600B1 (ko) * 1997-09-24 2000-10-16 김영환 박막트랜지스터의 제조방법
US6353245B1 (en) * 1998-04-09 2002-03-05 Texas Instruments Incorporated Body-tied-to-source partially depleted SOI MOSFET
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
US6140688A (en) * 1998-09-21 2000-10-31 Advanced Micro Devices Inc. Semiconductor device with self-aligned metal-containing gate
EP2988331B1 (en) * 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
JP2002184993A (ja) * 2000-12-11 2002-06-28 Sony Corp 半導体装置
US6982194B2 (en) * 2001-03-27 2006-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
GB0111423D0 (en) * 2001-05-10 2001-07-04 Koninkl Philips Electronics Nv An electronic device including a thin film transistor
TWI266386B (en) * 2001-10-03 2006-11-11 Hannstar Display Corp Dual vertical cannel thin film transistor for SRAM and manufacturing method thereof
US6461900B1 (en) * 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US6753239B1 (en) * 2003-04-04 2004-06-22 Xilinx, Inc. Bond and back side etchback transistor fabrication process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177080A (ja) * 2008-01-28 2009-08-06 Toshiba Corp 半導体記憶装置
US9269827B2 (en) 2014-06-20 2016-02-23 Chunghwa Picture Tubes, Ltd. Oxidizing the source and doping the drain of a thin-film transistor
US9923099B2 (en) 2014-06-20 2018-03-20 Chunghwa Picture Tubes, Ltd. TFT with oxide layer on IGZO semiconductor active layer

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