KR101905717B1 - 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리 회로 - Google Patents

삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리 회로 Download PDF

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Abstract

기판, 기판 상에 위치하는 제1 듀얼 게이트 박막 트랜지스터; 상기 제1 듀얼 게이트 트랜지스터 상에 위치하는 제2 듀얼 게이트 박막 트랜지스터; 및 상기 제2 듀얼 게이트 박막 트랜지스터 상에 위치하는 제3 듀얼 게이트 박막 트랜지스터를 포함하고, 상기 제1 듀얼 게이트 박막 트랜지스터, 제2 듀얼 게이트 박막 트랜지스터 및 제3 듀얼 게이트 박막 트랜지스터는 서로 전기적으로 연결되는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 관한 것으로, 본 발명에 따르면 듀얼 게이트 박막 트랜지스터 여러 층을 삼차원으로 적층하여 듀얼 게이트 구조와 박막 트랜지스터의 장점들을 한꺼번에 가져옴과 동시에 집적도를 비약적으로 향상 시킬 수 있으며, 또한, 하나의 단위 논리 게이트가 하나의 트랜지스터 면적에 제작되어 배선과 회로 설계가 훨씬 간단해지는 효과가 있다.

Description

삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리 회로 {LOGIC CIRCUITRY USING　THREE DIMENSIONALLY STACKED DUAL-GATE THIN-FILM TRANSISTORS}
본 발명은 삼차원으로 적층된 듀얼 게이트 박막 트랜지스터들을 이용한 논리회로 기술에 관한 것으로, 보다 상세하게는 듀얼 게이트 트랜지스터의 두 개 게이트에 독립적인 입력을 주어 하나의 듀얼 게이트 트랜지스터를 병렬로 연결된 두 개의 싱글 게이트 트랜지스터로 이용하고, 이러한 듀얼 게이트 트랜지스터들을 적층하여 하나의 트랜지스터 면적 위에 하나의 논리 게이트를 집적 및 제작함으로써, 트랜지스터 집적도를 높이고 배선의 복잡도를 줄여 공간 및 노력, 비용 측면에서 효율적인 집적 회로 설계를 가능하게 하는 기술에 관한 것이다.
트랜지스터의 집적도란 단위 면적당 트랜지스터의 숫자를 나타내는 지표로서, 공정의 집적도가 높을수록 같은 면적의 기판에 더 많은 숫자의 트랜지스터를 이용하여 다양한 기능을 갖는 회로 구현이 가능하다. 지난 수십 년간 트랜지스터의 집적도는 무어의 법칙을 따라 18개월에 2배씩 증가해 왔으나, 최근 물리적인 또는 공정의 한계로 인해 더 이상 무어의 법칙을 따를 수 없게 되었다. 이러한 한계를 극복하기 위하여 CMOS 실리콘 집적 회로에서는 FinFET 이나 웨이퍼 다이 적층과 같이 삼차원 공간을 활용한 트랜지스터 집적 방식이 활발히 연구되고 있다. 그러나, FinFET은 소자의 경우 하나의 구조가 삼차원 형상을 띄기는 하나 2차원 적인 소자 배열의 한계를 벗어나기 어렵고, 웨이퍼를 적층하는 방식 또한 공정의 비용절감 효과를 기대하기가 어렵다. 만약 트랜지스터 소자 자체를 삼차원 적층하면 지속적인 집적도 향상을 꾀할 수 있지만, CMOS 실리콘 트랜지스터는 두꺼운 웨이퍼 기판 (약 700 마이크로미터)을 소자 구성의 요소로서 이용하기 때문에 이와 같은 방식의 적용이 어렵다.
박막 트랜지스터는 기존 CMOS 실리콘 기반 트랜지스터보다는 낮은 전기적 이동도를 가짐에도 불구하고 저비용 대량 생산 공정 가능성, 센서로의 확장성, 소자의 기계적 유연성 등의 다양한 장점으로 주목 받고 있다. 소자가 얇은 박막으로 구성 되어 있고, 기판이 물리적인 지지대 이상의 의미를 갖지 않기 때문에 실리콘 기반 트랜지스터에 비해 삼차원 적층이 용이하다.
그러나, 박막 트랜지스터 삼차원 적층에 관한 연구들이 진행된 사례가 있으나, 모두 두 개를 수직으로 쌓아 올리는데 그쳤으며 대부분 집적 회로로의 확장 가능성을 보여주지 못한 문제점이 있었다.
대한민국 등록특허 제10-1076767호 대한민국 등록특허 제10-1623958호
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 듀얼 게이트 박막 트랜지스터 여러 층을 삼차원으로 적층하여 듀얼 게이트 구조와 박막 트랜지스터의 장점들을 한꺼번에 가져옴과 동시에 집적도를 비약적으로 향상 시킬 수 있는 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 하나의 양상은,
기판 상에 제1 듀얼 게이트 박막 트랜지스터; 상기 제1 듀얼 게이트 트랜지스터 상에 제2 듀얼 게이트 박막 트랜지스터; 및 상기 제2 듀얼 게이트 박막 트랜지스터 상에 제3 듀얼 게이트 박막 트랜지스터를 포함하고,
상기 제1 듀얼 게이트 박막 트랜지스터, 제2 듀얼 게이트 박막 트랜지스터 및 제3 듀얼 게이트 박막 트랜지스터는 서로 전기적으로 연결되는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 관한 것이다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 제1 듀얼 게이트 박막 트랜지스터는 제1 바탐게이트 전극과, 상기 제1 바탐게이트 전극 상에 제1 유전체 층과, 상기 제1 유전체 층 상에 제1 소스 전극 및 제1 드레인 전극과, 상기 제1 소스 전극과 제1 드레인 전극 사이에 제1 반도체 채널 층과, 상기 제1 소스 전극, 제1 드레인 전극 및 제1 반도체 채널 층 상에 제2 유전체 층과, 상기 제2 유전체 층 상에 제1 탑게이트 전극을 포함하고,
상기 제2 듀얼 게이트 박막 트랜지스터는 제2 바탐게이트 전극과, 상기 제2 바탐게이트 전극 상에 제3 유전체 층, 상기 제3 유전체 층 상에 제2 소스 전극 및 제2 드레인 전극과, 상기 제2 소스 전극과 제2 드레인 전극 사이에 제2 반도체 채널 층과, 상기 제2 소스 전극, 제2 드레인 전극 및 제2 반도체 채널 층 상에 제4 유전체 층과, 상기 제4 유전체 층 상에 제2 탑게이트 전극을 포함하고,
상기 제3 듀얼 게이트 박막 트랜지스터는 제3 바탐게이트 전극과, 상기 제3 바탐게이트 전극 상에 제5 유전체 층, 상기 제5 유전체 층 상에 제3 소스 전극 및 제3 드레인 전극과, 상기 제3 소스 전극과 제3 드레인 전극 사이에 제3 반도체 채널 층과, 상기 제3 소스 전극, 제3 드레인 전극 및 제3 반도체 채널 층 상에 제6 유전체 층과, 상기 제6 유전체 층 상에 제3 탑게이트 전극을 포함하고,
상기 제1 탑게이트 전극과 상기 제2 바탐게이트 전극은 동일한 전극이고, 서로 동일한 공간을 공유하고,
상기 제2 탑게이트 전극과 상기 제3 바탐게이트 전극은 동일한 전극이고, 서로 동일한 공간을 공유할 수 있다.
또한 상기 제1 바탐게이트 전극이 상기 제1 탑게이트 전극 또는 제2 바탐게이트 전극과 전기적으로 연결되고, 상기 제1 소스 전극이 상기 제3 소스 전극과 전기적으로 연결되고, 상기 제2 드레인 전극이 상기 제3 드레인 전극과 전기적으로 연결되고,상기 제2 탑게이트 전극 또는 제3 바탐게이트 전극이 상기 제3 탑게이트 전극과 전기적으로 연결될 수 있다.
또한 상기 전기적 연결이 전도성 비아홀에 의한 것일 수 있다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 제2 듀얼 게이트 박막 트랜지스터의 제2 바탐게이트 전극과 제2 탑게이트 전극은 서로 독립적으로 제어될 수 있다.
또한 상기 제1 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터이고, 상기 제2 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터이고, 상기 제3 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터일 수 있다.
이때 상기 논리회로가 NAND 게이트일 수 있다.
또한 상기 NAND 게이트의 입력 1이 서로 전극을 공유하는 제2 탑게이트 전극과 제3 바탐게이트 전극에 인가되고, 입력 2가 서로 전극을 공유하는 제1 탑게이트 전극과 제2 바탐게이트 전극에 인가될 수 있다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 제1 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터이고, 상기 제2 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터이고, 상기 제3 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터일 수 있다.
이때 상기 논리회로가 NOR 게이트일 수 있다.
또한 상기 NOR 게이트의 입력 1이 서로 전극을 공유하는 제2 탑게이트 전극과 제3 바탐게이트 전극에 인가되고, 입력 2가 서로 전극을 공유하는 제1 탑게이트 전극과 제2 바탐게이트 전극에 인가될 수 있다.
또한 상기 제1, 제2, 제3 바탐게이트 전극, 제1, 제2, 제3 소스 전극, 제1, 제2, 제3 드레인 전극 및 제1, 제2, 제3 탑게이트 전극 중 1종 이상이 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 PEDOT:PSS 중에서 선택된 1종 이상을 포함할 수 있다.
또한 상기 제1 반도체 채널 층이 n-타입 유기 반도체 물질 및/또는 무기 반도체 물질을 포함하고, 상기 제2 반도체 채널 층이 p-타입 유기 반도체 물질 및/또는 무기 반도체 물질을 포함하고, 상기 제3 반도체 채널 층이 n-타입 유기 반도체 물질 및/또는 무기 반도체 물질을 포함할 수 있다.
또한 상기 제1 반도체 채널 층이 p-타입 유기 반도체 물질 및/또는 무기 반도체 물질을 포함하고, 상기 제2 반도체 채널 층이 n-타입 유기 반도체 물질 및/또는 무기 반도체 물질을 포함하고, 상기 제3 반도체 채널 층이 p-타입 유기 반도체 물질 및/또는 무기 반도체 물질을 포함할 수 있다.
여기에서, 상기 n-타입 유기 반도체가, N2200 (poly{[N,N'-bis(2-octyldodecyl)-naphthalene-1,4,5,8-bis(dicarboximide)-2,6-diyl]-alt-5,5'-(2,2'-bithiophene)}),안트라센(anthracene), 테트라센(tetracene), 헥사센(hexacene), 퀴놀린(quinolone), 나프틸리딘(naphthylridine), 및 퀴나졸린(quinazoline), 안트라디싸이오펜(antradithophene), 플루오렌(fullerene), 페릴렌디카르복시마이드(perylenedicarboximide), 나프탈렌 디이미드(naphtalene diimide), 올리고싸이오펜(oligo-thiophene), 6,13-비스(트리이소프로필실릴에티닐)펜타센)(6,13-Bis(triisopropylsilylethynyl)pentacene), 5,11-비스(트리에틸실릴에티닐)안트라디싸이오펜(5,11-Bis(triethylsilylethynyl)anthradithiophene), 2,8-디플로로-5,11-비스(트리에틸실릴에티닐(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), PCBM, Cu-프탈로시아닌(Cu-Phthalocyanine), 및 Zn-프탈로시아닌(Zn-Phthalocyanine) 중에서 선택된 1종 이상이고,
상기 p-타입 유기 반도체가, diF-TES-ADT(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), 펜타센(pentacene), 3-헥실싸이오펜 중합체(poly(3-hexylthiophene)), 3-펜틸싸이오펜 중합체(poly(3-pentylthiophene)), 3-부틸싸이오펜 중합체(poly3-(butylthiophene)), 벤조다이싸이오펜(benzo[1,2-b:4,5-b']dithiophene) 중합체, PBDT2FBT-2EHO(poly(4,8-bis(2-ethylhexyloxy)benzo[1,2-b:4,5-b']di thiophene-alt-4,7-bis(4-(2-ethylhexyl)-2-thienyl)-5,6-difluoro-2,1,3-benzothiadiazole), 및 PDPP3T(poly(diketopyrrolopyrrole-terthiophene)) 중에서 선택된 1종 이상일 수 있다.
또한 상기 n-타입 무기 반도체가, ZnO(zinc oxide), ZTO(zinc tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IGZO(indium gallium zinc oxide) 중에서 선택된 1종 이상을 포함하고, 상기 p-타입 무기 반도체가 Ni 산화물, Nb 산화물, Cu 산화물, α가 도핑된 Cu 산화물(여기서, α는 보론, 알루미늄, 갈륨 또는 인듐), SrCu 산화물, β가 도핑된 LaCu 산화물(여기서, β는 황 또는 셀레늄) 및 PbS 산화물 중에서 선택된 1종 이상을 포함할 수 있다.
또한 상기 제1 유전체 층 내지 제6 유전체 층 중에서 선택된 1종 이상이 각각 독립적으로, 페릴렌(perylene), 폴리디메틸실록세인(polydimethylsiloxane, PDMS), Cytop(CTL-809M, Asahi Glass), PMMA(poly(methyl methacrylate)), PVP (poly(vinyl pyrrolidone)), PI(polyimide) 및 산화알루미늄(Al2O3) 중에서 선택된 1종 이상일 수 있다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 제1, 제2 및 제3 듀얼 게이트 박막 트랜지스터가 유기 전계 효과 박막 트랜지스터일 수 있다.
또한 상기. 제1, 제2 및 제3 듀얼 게이트 박막 트랜지스터가 플렉서블한 성질을 갖을 수 있다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 기판이 금속 산화물, 반도체, 유리 및 플라스틱 중에서 선택된 1종 이상을 포함할 수 있다.
본 발명의 또 하나의 양상은 상기와 같은 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로를 단수 또는 복수개 포함하는 디지털 회로로서, 상기 디지털 회로는 NOT, AND, OR, NOR, XOR 및 NXOR로 이루어진 군에서 선택된 어느 하나인 디지털 회로에 관한 것이다.
본 발명의 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로는 듀얼 게이트 박막 트랜지스터 여러 층을 삼차원으로 적층하여 듀얼 게이트 구조와 박막 트랜지스터의 장점들을 한꺼번에 가져옴과 동시에 집적도를 비약적으로 향상 시킬 수 있는 효과가 있다.
또한 하나의 단위 논리 게이트가 하나의 트랜지스터 면적에 제작되어 배선과 회로 설계가 훨씬 간단해지는 효과가 있다.
이 도면들은 본 발명의 예시적인 구현예를 설명하는데 참조하기 위함이므로, 본 발명의 기술적 사상을 첨부한 도면에 한정해서 해석하여서는 아니 된다.
도 1a는 본 발명의 일 구현예에 따른 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리회로의 단면도이다.
도 1b는 도 1a에 따른 논리회로 NAND 게이트의 심볼(왼쪽) 및 회로도(오른쪽)이다.
도 2a는 본 발명의 다른 구현예에 따른 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리회로의 단면도이다.
도 2b는 도 2a에 따른 논리회로 NOR 게이트의 심볼(왼쪽) 및 회로도(오른쪽)이다.
도 3는 삼차원으로 적층된 N/P/N 형 박막 트랜지스터들의 개별 측정 전달 곡선과 NAND 게이트의 DC 특성 측정 그래프이다.
도 4는 삼차원 NAND를 기반으로 한 설계의 예이다.
도 5는 본 발명의 실시예에 따른 NAND 게이트의 사진이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하도록 한다.
그러나, 이하의 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 이하에서 사용될 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다
또한, 어떤 구성요소가 "다른 구성요소 상에", " 다른 구성요소 상에 형성되어" 또는 " 다른 구성요소 상에 적층되어" 있다고 언급된 때에는, 그 다른 구성요소의 표면 상의 전면 또는 일면에 직접 부착되어 형성되어 있거나 적층되어 있을 수도 있지만, 중간에 다른 구성요소가 더 존재할 수도 있다고 이해되어야 할 것이다.
도 1a는 본 발명의 일 구현예에 따른 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리회로의 단면도이고, 도 1b는 도 1a에 따른 논리회로의 NAND 게이트 심볼 및 회로도이다.
먼저 본 발명에 사용되는 듀얼 게이트 트랜지스터에 대해 설명한다. 듀얼 게이트 트랜지스터는 하나의 게이트에서 채널 형성을 유도하는 싱글 게이트 트랜지스터와는 달리, 소스 드레인 사이 채널 양쪽에 게이트를 두어 양단의 전계 효과를 통해 채널 형성을 유도함으로써 트랜지스터의 단위 면적당 전류 또는 전하 이동도를 증가시키고, 문턱이하전압 전류를 줄이며, 트랜지스터의 동작 안정성을 높일 수 있는 기술이다. 싱글 게이트 트랜지스터와 비교했을 때, 듀얼 게이트 트랜지스터는 단위 면적당 전류가 높아 전류 밀도 관점의 트랜지스터 집적도가 높다. 또한, 하나의 듀얼 게이트 트랜지스터가 갖는 두 개의 서로 다른 게이트를 독립적으로 컨트롤 하여, 병렬 연결된 두 개의 싱글 게이트로 이용할 경우 트랜지스터 기능적 관점의 집적도도 높일 수 있는 장점이 있다.
도 1a 및 도 1b를 참조하면, 본 발명에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로는 크게 기판(197) 및 상기 기판 상에 차례로 적측되는 3개의 듀얼 게이트 박막 트랜지스터(150, 160, 170)를 포함한다.
본 발명에 따르면, 제1 듀얼 게이트 박막 트랜지스터(170)가 기판(197) 상에 위치하며, 상기 제1 듀얼 게이트 트랜지스터(170) 상에 제2 듀얼 게이트 박막 트랜지스터(160)가 위치하고, 상기 제2 듀얼 게이트 박막 트랜지스터(160) 상에 제3 듀얼 게이트 박막 트랜지스터(150)가 위치한다.
상기 제1 듀얼 게이트 박막 트랜지스터(170), 제2 듀얼 게이트 박막 트랜지스터(160) 및 제3 듀얼 게이트 박막 트랜지스터(150)는 서로 전기적으로 연결된다.
본 발명에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 제1 듀얼 게이트 박막 트랜지스터(170)는 기판(197) 상에 위치하는 제1 바탐게이트 전극(174)과 상기 제1 바탐게이트 전극(174) 위쪽에 위치하는 제1 소스 전극(173) 및 제1 드레인 전극(172)을 포함한다. 상기 제1 소스 전극(173)과 제1 드레인 전극(172) 사이에는 제1 반도체 채널 층(175)이 구비된다. 상기 제1 소스 전극(173), 제1 드레인 전극(172) 및 제1 반도체 채널 층(175) 위쪽에는 제1 탑게이트 전극(171)이 구비된다.
상기 제2 듀얼 게이트 박막 트랜지스터(160)은 상기 제1 탑게이트 전극(171)과 공유하는 제2 바탐게이트 전극(164)과, 상기 제2 바탐게이트 전극(164) 위쪽에 위치하는 제2 소스 전극(163) 및 제2 드레인 전극(162)을 포함한다. 상기 제2 소스 전극(163)과 제2 드레인 전극(162) 사이에는 제2 반도체 채널 층(165)이 구비된다. 상기 제2 소스 전극(163), 제2 드레인 전극(162) 및 제2 반도체 채널 층(165) 위쪽에는 제2 탑게이트 전극(161)이 구비된다.
상기 제3 듀얼 게이트 박막 트랜지스터(150)은 상기 제2 탑게이트 전극(161)과 공유하는 제3 바탐게이트 전극(154)과 상기 제3 바탐게이트 전극(154) 위쪽에 위치하는 제3 소스 전극(153) 및 제3 드레인 전극(152)을 포함한다. 상기 제3 소스 전극(153)과 제3 드레인 전극(152) 사이에는 제3 반도체 채널 층(155)이 구비된다. 상기 제3 소스 전극(153), 제3 드레인 전극(152) 및 제3 반도체 채널 층(155) 위쪽에는 제3 탑게이트 전극(151)이 구비된다.
본 발명에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 제1 바탐게이트 전극(174)과 제1 탑게이트 전극(또는 제2 바탐게이트 전극)(171, 164)은 비아(184)에 의해 서로 전기적으로 연결된다. 또한, 상기 제1 소스 전극(173)과 제3 소스 전극(153)이 비아(183)에 의해 서로 전기적으로 연결되고, 제2 드레인 전극(162)과 제3 드레인 전극(152)이 비아(182)에 의해 서로 전기적으로 연결된다.
본 발명에 따르면 상기 전기적 연결이 레이저 천공된 전도성 비아홀에 의해 형성될 수 있다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 제1 듀얼 게이트 박막 트랜지스터(170)는 N타입 트랜지스터, 상기 제2 듀얼 게이트 박막 트랜지스터(160)는 P타입 트랜지스터, 제3 듀얼 게이트 박막 트랜지스터(150)는 N타입 트랜지스터로 각각 이루어진다.
상기와 같이, 1층부터 3층까지 순서대로 N/P/N타입 트랜지스터가 적층되며, 상기 논리회로는 NAND 게이트로 기능한다.
본 발명에 따르면, 듀얼 게이트 박막 트랜지스터 3개를 적층 하여 하나의 유니버설 논리 게이트를 만들고, 이를 바탕으로 디지털 회로를 설계하게 된다. 적층된 세 개의 듀얼 게이트 트랜지스터들(150, 160, 170)은 (서로의 중간에 위치하는) 게이트를 공유하여 어차피 연결될 게이트 전극의 수를 줄일 수 있게 된다.
이때 2층에 위치하는 P타입 트랜지스터(160)의 경우 양쪽 게이트(161, 164)를 독립적으로 컨트롤하여 2개의 병렬 연결된 싱글 게이트 트랜지스터로서 이용된다. 그리하여, 3개의 트랜지스터가 적층 되었으나 실질적으로 4개의 트랜지스터가 적층된 효과를 가질 수 있게 된다.
여기에서, NAND 게이트의 입력 1(110)이 서로 전극을 공유하는 제2 탑게이트 전극(154)과 제3 바탐게이트 전극(161)에 인가되고, 입력 2(120)가 서로 전극을 공유하는 제1 탑게이트 전극(171)과 제2 바탐게이트 전극(164)에 인가된다.
도 1b는 NAND 게이트의 심볼과 회로도이다.
이하에서는, 도 1b를 참조하여 상기 NAND 게이트의 동작에 대하여 설명한다. NAND 게이트의 두 개의 입력(110, 120)에 모두 논리값 1에 해당되는 전압이 인가될 때만 출력(130)의 논리값이 0이 되고, 입력 둘 중 하나 (110 또는 120)에 0이 들어올 때는 출력(130)의 논리 값이 1이 된다.
본 발명에 따르면, 상기 제1 반도체 채널 층(175)은 n-타입 유기 반도체 물질 및/또는 무기 반도체 물질로 이루어진다. 또한, 상기 제2 반도체 채널 층(165)은 p-타입 유기 반도체 물질 및/또는 무기 반도체 물질로 이루어지고, 상기 제3 반도체 채널 층은 n-타입 유기 반도체 물질 및/또는 무기 반도체 물질로 이루어진다.
본 발명에 사용되는 n-타입 유기 반도체의 예로는, 이에 한정되는 것은 아니나, N2200 (poly{[N,N'-bis(2-octyldodecyl)-naphthalene-1,4,5,8-bis(dicarboximide)-2,6-diyl]-alt-5,5'-(2,2'-bithiophene)}),안트라센(anthracene), 테트라센(tetracene), 헥사센(hexacene), 퀴놀린(quinolone), 나프틸리딘(naphthylridine), 및 퀴나졸린(quinazoline), 안트라디싸이오펜(antradithophene), 플루오렌(fullerene), 페릴렌디카르복시마이드(perylenedicarboximide), 나프탈렌 디이미드(naphtalene diimide), 올리고싸이오펜(oligo-thiophene), 6,13-비스(트리이소프로필실릴에티닐)펜타센)(6,13-Bis(triisopropylsilylethynyl)pentacene), 5,11-비스(트리에틸실릴에티닐)안트라디싸이오펜(5,11-Bis(triethylsilylethynyl)anthradithiophene), 2,8-디플로로-5,11-비스(트리에틸실릴에티닐(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), PCBM, Cu-프탈로시아닌(Cu-Phthalocyanine), 및 Zn-프탈로시아닌(Zn-Phthalocyanine) 중에서 선택된 1종 이상을 들 수 있다.
본 발명에 사용되는 n-타입 유기 반도체의 예로는, 이에 한정되는 것은 아니나, diF-TES-ADT(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), 펜타센(pentacene), 3-헥실싸이오펜 중합체(poly(3-hexylthiophene)), 3-펜틸싸이오펜 중합체(poly(3-pentylthiophene)), 3-부틸싸이오펜 중합체(poly3-(butylthiophene)), 벤조다이싸이오펜(benzo[1,2-b:4,5-b']dithiophene) 중합체, PBDT2FBT-2EHO(poly(4,8-bis(2-ethylhexyloxy)benzo[1,2-b:4,5-b']di thiophene-alt-4,7-bis(4-(2-ethylhexyl)-2-thienyl)-5,6-difluoro-2,1,3-benzothiadiazole), 및 PDPP3T(poly(diketopyrrolopyrrole-terthiophene)) 중에서 선택된 1종 이상을 들 수 있다.
본 발명에 사용되는 n-타입 무기 반도체의 예로는, 이에 한정되는 것은 아니나, 예컨대, ZnO(zinc oxide), ZTO(zinc tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IGZO(indium gallium zinc oxide) 중에서 선택된 1종 이상을 포함하는 산화물일 수 있다.
또한 p-타입 무기 반도체의 예로는, 이에 한정되는 것은 아니나, 예컨대, Ni 산화물, Nb 산화물, Cu 산화물,α가 도핑된 Cu 산화물(여기서, α는 보론, 알루미늄, 갈륨 또는 인듐), SrCu 산화물, β가 도핑된 LaCu 산화물(여기서, β는 황 또는 셀레늄) 및 PbS 산화물 중 적어도 하나를 포함할 수 있다.
상기 반도체 물질은 탄소나노튜브를 포함할 수 있으며, 그래핀(grapheme) 등 이차원 기반의 반도체 물질을 포함할 수 있다.
본 발명에 따르면, 제1 유전체 층(196)이 제1 바탐게이트 전극(174)을 둘러싸며 위치하고, 제1 소스 전극(173), 제1 드레인 전극(172) 및 제1 반도체 채널 층(175)을 둘러싸며 제2 유전체 층(195)이 위치한다. 또한 제2 바탐게이트 전극(164, 171)을 둘러싸며 제3 유전체 층(194)이 위치하고, 제2 소스 전극(163), 제2 드레인 전극(162) 및 제2 반도체 채널 층(165)을 둘러싸며 제4 유전체 층(193)이 위치한다. 또한 제3 바탐게이트 전극(154, 161)을 둘러싸며 제5 유전체 층(192)이 위치하고, 제3 소스 전극(153), 제3 드레인 전극(152) 및 제3 반도체 채널 층(155)을 둘러싸며 제6 유전체 층(191)이 위치한다.
상기 제1 유전체 층 내지 제6 유전체 층(196~191)에 사용되는 물질로는, 이에 한정되는 것은 아니나, 예컨대 페릴렌(perylene), 폴리디메틸실록세인(polydimethylsiloxane, PDMS), Cytop(CTL-809M, Asahi Glass), PMMA(poly(methyl methacrylate)), PVP (poly(vinyl pyrrolidone)), PI(polyimide) 및 산화알루미늄(Al2O3) 중에서 선택된 1종 이상을 사용할 수 있다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 제1, 제2, 제3 바탐게이트 전극(174, 164, 154), 제1, 제2, 제3 소스 전극(173, 163, 153), 제1, 제2, 제3 드레인 전극(172, 162, 152) 및 제1, 제2, 제3 탑게이트 전극(171, 161, 151)은 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 PEDOT:PSS 중에서 선택된 1종 이상을 포함하여 이루어질 수 있다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 제1, 제2 및 제3 듀얼 게이트 박막 트랜지스터(170, 160, 150)가 유기 전계 효과 박막 트랜지스터일 수 있다.
이때, 상기 제1, 제2 및 제3 듀얼 게이트 박막 트랜지스터(170, 160, 150)가 플렉서블한 성질을 가질 수 있다.
본 발명의 일 구현예에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로에 있어서, 상기 기판(197)은, 이에 한정되는 것은 아니나, 금속 산화물, 반도체, 유리 및 플라스틱 중에서 선택된 1종 이상을 포함하여 이루어질 수 있다.
도 2a는 본 발명의 다른 구현예에 따른 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리회로의 단면도이고, 도 2b는 도 2a에 따른 논리회로의 NOR 게이트 심볼 및 회로도이다.
본 구현예의 경우, 듀얼 박막 트랜지스터들(270, 260, 250)의 물리적인 구성 요소 및 적층 구조는 전술한 구현예와 동일하므로 이에 대한 설명은 생략한다.
본 구현예에 따르면, 제1 듀얼 게이트 박막 트랜지스터(270)가 P타입 트랜지스터로 이루어지고, 제2 듀얼 게이트 박막 트랜지스터(260)가 N타입 트랜지스터로 이루어지고, 제3 듀얼 게이트 박막 트랜지스터(250)가 P타입 트랜지스터로 이루어진다.
상기 구현예에 따르면 논리회로가 NOR 게이트로 기능한다.
도 2b는 NAND 게이트의 심볼과 회로도이다.
이하에서는, 도 2b를 참조하여 상기 NOR 게이트의 동작에 대하여 설명한다. NOR 게이트의 두 개의 입력(210, 220)에 모두 논리값 0에 해당되는 전압이 인가될 때만 출력(230)의 논리값이 1이 되고, 입력 둘 중 하나 (210 또는 220)에 1이 들어올 때는 출력(230)의 논리 값이 0이 된다.
도 3은 상기와 같이 삼차원으로 적층된 본 발명에 따른 N/P/N 형 박막 트랜지스터들의 개별 측정 전달 곡선과 NAND 게이트의 DC 특성 측정 그래프이다.
도 3에 도시된 바와 같이 본 발명에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터를 이용한 회로는 삼차원 적층을 통해 회로의 면적을 획기적으로 줄일 수 있고, 배선 설계가 간소화 되며, 유전층의 두께를 통해 각 소자의 전기적 특성의 조정이 가능하고, 듀얼게이트 트랜지스터의 두 개의 게이트를 독립적으로 제어함으로써 효과적인 논리 회로 및 아날로그 설계가 가능하게 하는 효과가 있다.
도 4는 본 발명에 따른 삼차원 NAND를 기반으로 한 회로 설계의 예를 도시한다. 도 4에 도시된 바와 같이 본 발명에 따른 논리회로는 휘어지는 디스플레이에 이용할 수 있는 효과가 있다.
[실시예]
실시예 1
도 5를 참고하면, 본 발명의 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로인 NAND 게이트를 아래와 같은 방법으로 제조하였다. 플라스틱 기판 위에 패럴린(Parylene)을 화학 기상 증착으로 코팅하였다. 첫 번째 트랜지스터 층의 형성을 위해 게이트 전극을 인쇄하였고, 그 뒤에 유전층으로서 패럴린을 화학기상증착하였다. 패럴린층 위에 소스 드레인 전극을 인쇄 한 후, 소스 드레인 전극 사이에 n타입 유기 반도체 물질을 인쇄하였다.
그 위에 페럴린을 화학기상증착하여 n타입 트랜지스터의 상부 유전층을 완성하였고, 그 위에 게이트 전극을 인쇄함으로써 1층 n타입 듀얼게이트 트랜지스터가 완성되었다. 1층 n타입 듀얼게이트 트랜지스터의 상부 게이트 전극은 2층 p타입 듀얼게이트 트랜지스터의 하부 게이트 전극으로 사용되었다. 그 위에 2층 p타입 듀얼게이트 트랜지스터의 하부 유전층으로서 페럴린이 화학기상증착 되었다. 그 위에 소스 드레인 전극을 인쇄한 후 소스 드레인 전극 사이에 p타입 유기 반도체 물질을 인쇄하였다.
그 위에 페럴린을 화학기상증착하여 p타입 트랜지스터의 상부 유전층을 완성하였고, 그 위에 게이트 전극을 인쇄함으로써 2층 p타입 듀얼게이트 트랜지스터가 완성 되었다. 2층 p타입 듀얼게이트 트랜지스터의 상부 게이트 전극은 3층 p타입 듀얼게이트 트랜지스터의 하부 게이트 전극으로 사용되었다. 그 위에 3층 n타입 듀얼게이트 트랜지스터의 하부 유전층으로서 패럴린이 화학기상증착 되었다.
그 위에 소스 드레인 전극을 인쇄한 후 소스 드레인 전극 사이에 n타입 유기 반도체 물질을 인쇄하였다. 그 위에 패럴린을 화학기상증착하여 n타입 트랜지스터의 상부 유전층을 완성하였고, 그 위에 게이트 전극을 인쇄함으로써 3층 n타입 듀얼게이트 트랜지스터가 완성되었다.
1층과 3층 n타입 트랜지스터들의 상부와 하부 게이트 전극들은 비아를 통해 서로 전기적으로 연결되었다. 이로써 2층의 p타입 듀얼게이트 트랜지스터의 하부 게이트 전극은 1층 n타입의 게이트 전극과, p타입 듀얼게이트 트랜지스터의 상부 게이트 전극은 3층 n타입 게이트 전극과 전기적으로 연결되었다.
1층 n타입 트랜지스터의 드레인 전극은 3층 n타입 트랜지스터의 소스 전극과 전기적으로 연결되었고, 3층 n타입 트랜지스터의 드레인 전극은 2층 p타입 트랜지스터의 드레인과 전기적으로 연결되었다. 1층 n타입 트랜지스터의 소스 전극은 접지 되었고, 2층 p타입 트랜지스터의 소스 전극에는 VDD 전원이 연결되었다. 이때, 전기적으로 연결된 두 개의 게이트 전극들은 NAND 게이트의 두 입력이 되고, 전기적으로 연결된 2층과 3층 트랜지스터의 드레인 전극들은 NAND 게이트의 출력이 된다.
이상, 본 발명의 바람직한 구현예들에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 전원 전압 (VDD) 110 : NAND 게이트 입력1
120 : NAND 게이트 입력2 130 : NAND 게이트 출력
140 : 그라운드 전위 (GND)
150 : 제3 N타입 트랜지스터
151 : 제3 탑게이트 전극 152 : 제3 드레인 전극
153 : 제3 소스 전극 154 : 제3 바탐게이트 전극 (161과 공통)
155 : 제3 N타입 반도체 채널 층
160 : 제2 P타입 트랜지스터
161 : 제2 탑게이트 전극 (154와 공통)
162 : 제2 드레인 전극
163 : 제2 소스 전극 164 : 제2 바탐게이트 전극 (171과 공통)
165 : 제2 N타입 반도체 채널 층
170 : 제1 N타입 트랜지스터
171 : 제1 탑게이트 전극 (164와 공통)
172 : 제1 드레인 전극
173 : 제1 소스 전극 174 : 제1 바탐게이트 전극
175 : 제1 N타입 반도체 채널 층
181 : 151과 154 (또는 161)를 연결하는 비아
182 : 152과 162를 연결하는 비아
183 : 153과 173를 연결하는 비아
184 : 164 (또는 171)과 174를 연결하는 비아
191, 192, 193, 194, 195, 196 : 제6, 제5, 제4, 제3, 제2, 제1 유전체 층
197 : 기판
200 : 전원 전압 (VDD) 210 : NOR 게이트 입력1
220 : NAND 게이트 입력2 230 : NOR 게이트 출력
240 : 그라운드 전위 (GND)
250 : 제3 P타입 트랜지스터
251 : 제3 탑게이트 전극 252 : 제3 드레인 전극
253 : 제3 소스 전극 254 : 제3 바탐게이트 전극 (261과 공통)
255 : 제3 N타입 반도체 채널 층
260 : 제2 N타입 트랜지스터
261 : 제2 탑게이트 전극 (254와 공통)
262 : 제2 드레인 전극
263 : 제2 소스 전극 264 : 제2 바탐게이트 전극 (271과 공통)
265 : 제2 N타입 반도체 채널 층
270 : 제1 P타입 트랜지스터
271 : 제1 탑게이트 전극 (264와 공통)
272 : 제1 드레인 전극
273 : 제1 소스 전극 274 : 제1 바탐게이트 전극
275 : 제1 N타입 반도체 채널 층
281 : 251과 254 (또는 261)를 연결하는 비아
282 : 252과 262를 연결하는 비아
283 : 253과 273를 연결하는 비아
284 : 264 (또는 271)과 274를 연결하는 비아

291, 292, 293, 294, 295, 296 : 제6, 제5, 제4, 제3, 제2, 제1 유전체 층
297 : 기판

Claims (20)

  1. 기판 상에 제1 듀얼 게이트 박막 트랜지스터;
    상기 제1 듀얼 게이트 박막 트랜지스터 상에 제2 듀얼 게이트 박막 트랜지스터; 및
    상기 제2 듀얼 게이트 박막 트랜지스터 상에 제3 듀얼 게이트 박막 트랜지스터;를 포함하고,
    상기 제1 듀얼 게이트 박막 트랜지스터, 제2 듀얼 게이트 박막 트랜지스터 및 제3 듀얼 게이트 박막 트랜지스터는 서로 전기적으로 연결되고,
    상기 제1 듀얼 게이트 박막 트랜지스터가 제1 바탐게이트 전극과, 상기 제1 바탐게이트 전극 상에 제1 유전체 층과, 상기 제1 유전체 층 상에 제1 소스 전극 및 제1 드레인 전극과, 상기 제1 소스 전극과 제1 드레인 전극 사이에 제1 반도체 채널 층과, 상기 제1 소스 전극, 제1 드레인 전극 및 제1 반도체 채널 층 상에 제2 유전체 층과, 상기 제2 유전체 층 상에 제1 탑게이트 전극을 포함하고,
    상기 제2 듀얼 게이트 박막 트랜지스터가 제2 바탐게이트 전극과, 상기 제2 바탐게이트 전극 상에 제3 유전체 층, 상기 제3 유전체 층 상에 제2 소스 전극 및 제2 드레인 전극과, 상기 제2 소스 전극과 제2 드레인 전극 사이에 제2 반도체 채널 층과, 상기 제2 소스 전극, 제2 드레인 전극 및 제2 반도체 채널 층 상에 제4 유전체 층과, 상기 제4 유전체 층 상에 제2 탑게이트 전극을 포함하고,
    상기 제3 듀얼 게이트 박막 트랜지스터가 제3 바탐게이트 전극과, 상기 제3 바탐게이트 전극 상에 제5 유전체 층, 상기 제5 유전체 층 상에 제3 소스 전극 및 제3 드레인 전극과, 상기 제3 소스 전극과 제3 드레인 전극 사이에 제3 반도체 채널 층과, 상기 제3 소스 전극, 제3 드레인 전극 및 제3 반도체 채널 층 상에 제6 유전체 층과, 상기 제6 유전체 층 상에 제3 탑게이트 전극을 포함하고,
    상기 제1 탑게이트 전극과 상기 제2 바탐게이트 전극이 동일한 전극이고, 서로 동일한 공간을 공유하고,
    상기 제2 탑게이트 전극과 상기 제3 바탐게이트 전극이 동일한 전극이고, 서로 동일한 공간을 공유하고,
    상기 제2 듀얼 게이트 박막 트랜지스터의 제2 바탐게이트 전극과 제2 탑게이트 전극이 서로 독립적으로 제어되고,
    상기 제1, 제2 및 제3 듀얼 게이트 박막 트랜지스터가 유기 전계 효과 박막 트랜지스터인 것인, 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 바탐게이트 전극이 상기 제1 탑게이트 전극 또는 제2 바탐게이트 전극과 전기적으로 연결되고,
    상기 제1 소스 전극이 상기 제3 소스 전극과 전기적으로 연결되고,
    상기 제2 드레인 전극이 상기 제3 드레인 전극과 전기적으로 연결되고,
    상기 제2 탑게이트 전극 또는 제3 바탐게이트 전극이 상기 제3 탑게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  4. 제3항에 있어서,
    상기 전기적으로 연결되는 것이 전도성 비아홀에 의한 것임을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터이고, 상기 제2 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터이고, 상기 제3 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  7. 제6항에 있어서,
    상기 논리회로가 NAND 게이트인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  8. 제7항에 있어서,
    상기 NAND 게이트의 입력 1이 서로 전극을 공유하는 제2 탑게이트 전극과 제3 바탐게이트 전극에 인가되고, 입력 2가 서로 전극을 공유하는 제1 탑게이트 전극과 제2 바탐게이트 전극에 인가되는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  9. 제1항에 있어서,
    상기 제1 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터이고, 상기 제2 듀얼 게이트 박막 트랜지스터가 N타입 트랜지스터이고, 상기 제3 듀얼 게이트 박막 트랜지스터가 P타입 트랜지스터인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  10. 제9항에 있어서,
    상기 논리회로가 NOR 게이트인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  11. 제10항에 있어서,
    상기 NOR 게이트의 입력 1이 서로 전극을 공유하는 제2 탑게이트 전극과 제3 바탐게이트 전극에 인가되고, 입력 2가 서로 전극을 공유하는 제1 탑게이트 전극과 제2 바탐게이트 전극에 인가되는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  12. 제1항에 있어서,
    상기 제1, 제2, 제3 바탐게이트 전극, 제1, 제2, 제3 소스 전극, 제1, 제2, 제3 드레인 전극 및 제1, 제2, 제3 탑게이트 전극이 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 PEDOT:PSS 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  13. 제1항에 있어서,
    상기 제1 반도체 채널 층이 n-타입 유기 반도체 물질을 포함하고, 상기 제2 반도체 채널 층이 p-타입 유기 반도체 물질을 포함하고, 상기 제3 반도체 채널 층이 n-타입 유기 반도체 물질을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  14. 제1항에 있어서,
    상기 제1 반도체 채널 층이 p-타입 유기 반도체 물질을 포함하고, 상기 제2 반도체 채널 층이 n-타입 유기 반도체 물질을 포함하고, 상기 제3 반도체 채널 층이 p-타입 유기 반도체 물질을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  15. 제13항 또는 제14항에 있어서,
    상기 n-타입 유기 반도체가, N2200 (poly{[N,N'-bis(2-octyldodecyl)-naphthalene-1,4,5,8-bis(dicarboximide)-2,6-diyl]-alt-5,5'-(2,2'-bithiophene)}),안트라센(anthracene), 테트라센(tetracene), 헥사센(hexacene), 퀴놀린(quinolone), 나프틸리딘(naphthylridine), 및 퀴나졸린(quinazoline), 안트라디싸이오펜(antradithophene), 플루오렌(fullerene), 페릴렌디카르복시마이드(perylenedicarboximide), 나프탈렌 디이미드(naphtalene diimide), 올리고싸이오펜(oligo-thiophene), 6,13-비스(트리이소프로필실릴에티닐)펜타센)(6,13-Bis(triisopropylsilylethynyl)pentacene), 5,11-비스(트리에틸실릴에티닐)안트라디싸이오펜(5,11-Bis(triethylsilylethynyl)anthradithiophene), 2,8-디플로로-5,11-비스(트리에틸실릴에티닐(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), PCBM, Cu-프탈로시아닌(Cu-Phthalocyanine), 및 Zn-프탈로시아닌(Zn-Phthalocyanine) 중에서 선택된 1종 이상이고,
    상기 p-타입 유기 반도체가, diF-TES-ADT(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), 펜타센(pentacene), 3-헥실싸이오펜 중합체(poly(3-hexylthiophene)), 3-펜틸싸이오펜 중합체(poly(3-pentylthiophene)), 3-부틸싸이오펜 중합체(poly3-(butylthiophene)), 벤조다이싸이오펜(benzo[1,2-b:4,5-b']dithiophene) 중합체, PBDT2FBT-2EHO(poly(4,8-bis(2-ethylhexyloxy)benzo[1,2-b:4,5-b']di thiophene-alt-4,7-bis(4-(2-ethylhexyl)-2-thienyl)-5,6-difluoro-2,1,3-benzothiadiazole), 및 PDPP3T(poly(diketopyrrolopyrrole-terthiophene)) 중에서 선택된 1종 이상인 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  16. 삭제
  17. 제1항에 있어서,
    상기 제1 유전체 층 내지 제6 유전체 층이 각각 독립적으로, 페릴렌(perylene), 폴리디메틸실록세인(polydimethylsiloxane, PDMS), Cytop(CTL-809M, Asahi Glass), PMMA(poly(methyl methacrylate)), PVP (poly(vinyl pyrrolidone)), PI(polyimide) 및 산화알루미늄(Al2O3) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  18. 삭제
  19. 제1항에 있어서,
    상기. 제1, 제2 및 제3 듀얼 게이트 박막 트랜지스터가 플렉서블한 성질을 갖는 것을 특징으로 하는 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로.
  20. 제1항에 따른 삼차원 적층 구조의 듀얼 게이트 박막 트랜지스터 논리회로를 단수 또는 복수개 포함하는 디지털 회로이고,
    상기 디지털 회로는 NOT, AND, OR, NOR, XOR 및 NXOR로 이루어진 군에서 선택된 어느 하나인 디지털 회로.
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