JP4044428B2

JP4044428B2 - 半導体装置の製造方法

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Publication number: JP4044428B2
Application number: JP2002354479A
Authority: JP
Inventors: 和郎川村; 和人池田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2008-02-06
Anticipated expiration: 2022-12-06
Also published as: JP2004186603A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にシリコン表面にシリサイド層を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置において、半導体に不純物を添加することにより、導電度を調整できる。但し、金属と同程度の低抵抗率は得られない。ＭＯＳトランジスタのゲート電極や、ソース／ドレイン電極の抵抗は低いほど望ましい。
【０００３】
電極領域の抵抗を低減させるため、シリコン層の上にシリサイド層を形成することが行われる。シリサイド層は、接触抵抗の低減にも有効である。シリコン層の上に、ＮｉやＣｏ等のシリサイド化可能な金属を堆積し、加熱すると、シリサイド化反応が生じる。絶縁層の上ではシリサイド化反応は生じないため、下地のシリコン表面の上にのみシリサイド層を形成することができる。この工程をサリサイド工程と呼ぶ。
【０００４】
シリサイド化反応を２段階に分割し、先ず１次アニールにより中間的シリサイドを生成する反応を生じさせ、未反応の金属を除去した後２次シリサイド化反応を生じさせ、低抵抗率のシリサイドを形成することが行われている。
【０００５】
シリサイド化可能な金属層を形成した後、その表面を酸素透過能の小さいＴｉＮ等のキャップ層で覆い、シリサイド化可能金属層の酸化を防ぐ技術も報告されている。１次アニールは例えば窒素雰囲気中４００〜５５０℃で行われ、２次アニールは例えば窒素雰囲気中７５０〜９００℃で行われる（ＩＥＤＭ９５〜４４９）。
【０００６】
シリコン基板を加熱した状態で、シリサイド化可能な金属層をスパッタすることも報告されている。例えば、シリコン基板を４５０℃に保ち、Ｃｏ膜をスパッタし、続いて真空中で４５０℃を保ちその場アニールを行う。さらに窒素雰囲気中で１次アニールを行い、未反応Ｃｏ膜を除去する。その後窒素雰囲気中で２次アニールを行なう（ＩＥＤＭ９５−４４５）。
【０００７】
特開平１−１４３３５９号公報は、不純物が再分布しない温度、たとえば６００℃に加熱したシリコン基板にＴｉを堆積してシリサイド層を形成することを開示する。
【０００８】
特開平９−１８６１１３号公報は、５００℃〜１０００℃に加熱したシリコン基板上にＣｏまたはＴｉを堆積してシリサイド層を形成することを開示する。
特開平１１−１１１６４２号公報は、自然酸化膜等の多孔性絶縁層をバリア層としてシリコン基板上に形成し、その上に例えば４５０℃の高温でＣｏをスパッタすることを提案している。Ｃｏ膜スパッタ後、その場アニールを行うことにより、堆積したＣｏ膜の全量をシリコン基板と反応させる。その後未反応Ｃｏ層、バリア層を除去し、窒素雰囲気中６００℃の１次アニール、窒素雰囲気中８００℃の２次アニールを行なう。
【０００９】
又、バリア層を用いず、シリコン基板を４００℃に加熱し、０．０５〜３ｎｍ／ｓｅｃの低堆積速度でスパッタリングを行い、スパッタしたＣｏを全量基板と反応させ、その後６００℃の１次アニール、８００℃の２次アニールを行うことも提案している。
【００１０】
特開平１１−２３３４５６号公報は、３００℃〜５００℃にシリコン基板を加熱し、コバルトを含む材料をスパッタリングし、窒素雰囲気中４５０℃〜６５０℃で１次アニールを行ない、未反応部分を除去した後、窒素雰囲気中７００℃〜９００℃で２次アニールを行うことを提案している。
【００１１】
マグネトロンスパッタリングにおいて、Ｃｏ、Ｎｉ等の強磁性体ターゲットに常磁性のＴｉ等を２．５ａｔ％〜３３ａｔ％または１０〜９０ａｔ％混合してスパッタ速度を向上させる提案もある。（特開平１０−１９５６４３号公報、特開平０７−３２１０６９号公報）。
【００１２】
このように、種々のシリサイド工程が提案されているが、電気特性に優れ、制御性に優れたシリサイド化工程の詳細は未だ十分解明されているとは言えない。特に、半導体デバイスの集積度が上がるにつれ、ＭＯＳトランジスタのゲート長は５０ｎｍ以下、ソース／ドレイン領域の整合深さは８０ｎｍ以下と微細化されてくる。このような微細化されたＭＯＳトランジスタにおいては、シリサイド層の厚さも２０ｎｍ以下と薄くなっている。シリサイド層がｐｎ接合に近づきすぎたり、接触したりすれば、リーク電流は増大する。微細化されたＭＯＳトランジスタにおいて、リーク電流を増大させことなく、できる限り低い抵抗率と、シート抵抗とを有するシリサイド層を形成することは容易でない。
【００１３】
【非特許文献１】
ＩＥＤＭ９５〜４４９
【００１４】
【非特許文献２】
ＩＥＤＭ９５〜４４５
【００１５】
【特許文献１】
特開平１１−１１１６４２号公報
【特許文献２】
特開平１１−２３３４５６号公報
【特許文献３】
特開平１−１４３３５９号公報
【特許文献４】
特開平９−１８６１１３号公報
【特許文献５】
特開平１０−１９５６４３号公報
【特許文献６】
特開平０７−３２１０６９号公報
【００１６】
【発明が解決しようとする課題】
本発明の目的は、電気特性に優れ、制御性の良いシリサイド化工程を含む半導体装置の製造方法を提供することである。
【００１７】
本発明の他の目的は、抵抗が低く、リーク電流の低い、シリサイド層を含む半導体装置の製造方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明の１観点によれば、
（ａ）シリコン基板表面上に５０ｎｍ以下のゲート長を有するゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクに前記シリコン基板に第１のイオン注入を行ない、エクステンション領域を形成する工程と、
（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｄ）前記サイドウォールスペーサをマスクとして前記シリコン基板に第２のイオン注入を行ない、８０ｎｍ以下の接合深さを有するソースドレイン領域を形成する工程と、
（ｅ）前記シリコン基板を処理室内で３２０℃〜４８０℃の温度に加熱する工程と、
（ｆ）前記加熱したシリコン基板表面上にＴｉを０．３ａｔ％〜２．０ａｔ％添加したＣｏを堆積し、少なくとも前記シリコン基板表面においてＳｉ−Ｃｏ混合層を形成する工程と、
（ｇ）前記Ｃｏを堆積した前記シリコン基板上にＴｉＮ膜を堆積する工程と、
（ｈ）前記工程（ｇ）の後、前記シリコン基板に窒素雰囲気中で急速熱アニールで１次アニールを行い、シリサイド化反応を生じさせる工程と、
（ｉ）前記工程（ｈ）の後、前記ＴｉＮ膜と未反応Ｃｏ膜とを除去する工程と、
（ｊ）前記工程（ｉ）の後、前記シリコン基板に前記１次アニールよりも高い温度で２次アニールを行い、シリサイド化反応を完了させる工程と、
を含む半導体装置の製造方法
が提供される。
【００１９】
【発明の実施の形態】
先ず、本発明の実施例を説明する前に、発明者等の行った解析を説明する。
図７（Ａ）、（Ｂ）は、微細化されたＭＯＳトランジスタのゲート電極上及びソース／ドレイン領域上にシリサイド層を形成する際に生じる現象を示す。
【００２０】
図７（Ａ）において、シリコン基板５０にシャロートレンチアイソレーション（ＳＴＩ）５１が形成され、活性領域上にゲート酸化膜５２、多結晶シリコン層（ゲート電極）５３が形成され、このゲート電極をマスクとしてエクステンション領域５４のイオン注入が行われる。ゲート電極５３側壁上にサイドウォールスペーサ５６をシリコン酸化膜等で形成した後、高濃度ソース／ドレイン領域５７のイオン注入が行われる。
【００２１】
ＭＯＳトランジスタ構造を形成したシリコン基板上に、Ｃｏ層、ＴｉＮ層を積層し、アニール処理を行うことによってシリサイド層５８を形成する。シリサイド層５８の形成は、必ずしも露出しているシリコン表面全領域で均一に進行するとは限らず、局所的な不均一が発生する。シリサイド層５８のグレインの大きさにバラツキが生じる。図に示すように、シリサイドグレイン５８ｘとソース／ドレイン領域の接合との距離が短くなると、リークパスＬが生じ、リーク電流が増大してしまう。このようなリークパスＬの発生を防止するためには、シリコン表面上に均一にシリサイド層を形成することが望まれる。
【００２２】
図７（Ｂ）は、シリサイド層５８からさらにスパイク５９が発生した状態を示す。常温でＣｏ層を堆積し、その後アニール処理によってシリサイド化反応を行なうと、シリサイド層からスパイク５９が発生し得る。スパイク５９が接合を貫通したり、接合近傍まで延在すると、リークパスＬが生じてしまう。
【００２３】
ゲート電極やソース／ドレイン領域の表面に十分抵抗率の低いシリサイド層を形成しようとすると、シリサイド層の厚さは一定以上の値が必要である。しかしながら、浅い接合深さを有する半導体領域において、シリサイド層のグレインにバラツキが生じると、リークパスが発生し易くなる。又、スパイクが発生し接合近くまで延びれば、リークパスが発生する。
【００２４】
Ｃｏのシリサイド反応においては、ＣｏとＳｉとが反応するとまずＣｏ₂Ｓｉが発生する。反応の進行によりＣｏ₂ＳｉがＣｏＳｉになり、さらにＣｏＳｉ₂になる。この反応中、ＣｏがＳｉ中を拡散すると考えられている。スパイクはこのようなＣｏがＳｉ中を拡散する性質に基づいて発生すると考えられる。
【００２５】
これに対し、Ｔｉのシリサイド反応においては、まずアモルファス状のＴｉーＳｉ混合物が生じ、反応の進行により結晶化が進行すると考えられている。反応中は、ＴｉよりもＳｉが拡散すると考えられている。Ｔｉシリサイドの場合、スパイクの発生はない。また、Ｔｉシリサイド形成のため、Ｓｉ表面にＴｉ層を形成すると、Ｓｉ表面の酸化膜をＴｉが吸収する現象も生じる。
【００２６】
Ｃｏシリサイドの代りにＴｉシリサイドを用いれば、スパイクの発生等を低減することはできるが、Ｔｉシリサイドは線幅が狭くなると抵抗率が十分低くならない現象を生じる。このため、ＴｉシリサイドよりもＣｏシリサイドを用いることが、微細化されたＭＯＳトランジスタのためには好ましい。
【００２７】
Ｔｉは、シリコン表面の自然酸化膜等を吸収する性質を有する。本発明者等は、ＣｏにＴｉを添加し、シリコン表面にＣｏ層をなじみ良く形成することを考えた。但し、Ｔｉの添加量は、Ｃｏシリサイドの好ましい特性を阻害しない程度に抑えることが好ましい。
【００２８】
図１、図２は、本発明者等が行ったＴｉを添加したＣｏを用いたシリサイド層の特性を示す表及びグラフである。
図１（Ａ）に示すように、シリコン基板上に堆積するＣｏ膜に、Ｔｉを０、０．２５、０．７５、１．２５、１．７５、２．２５、２．５ａｔ％添加し、それぞれシリサイド層を形成した。２段階アニール方式で形成したシリサイド層の特性を抵抗率、シート抵抗、膜厚、及びシート抵抗と膜厚のバラツキ（分布）で調べた。図１（Ａ）の表はこれらの値をまとめて示している。
【００２９】
図１（Ｂ）は、Ｔｉ添加量に対する抵抗率の変化を示す。Ｔｉを添加しない純Ｃｏを用いたシリサイド層においては、抵抗率は１８．９μΩ・ｃｍであった。Ｔｉをｘａｔ％添加すると、抵抗率は徐々に増大し、
ｆ（ｘ）＝２０．７−１．８５×ｅｘｐ（ｘ／１．２４）
で表わされる式に従って変化する。抵抗率を低く押さえるためには、Ｔｉ添加量は少ないほどよい。
【００３０】
図２（Ａ）は、Ｔｉ添加量に対するシート抵抗及びシート抵抗の分布の変化を示すグラフである。シート抵抗は、Ｔｉ添加量０で４．９０Ω／□であったが、Ｔｉ添加量０．２５ａｔ％で一旦４．８３Ω／□まで低下し、その後のＴｉ添加量の増加と共に増大し、Ｔｉ添加量２．５ａｔ％で５．６４Ω／□となった。Ｔｉを添加した場合、添加量の増大と共にシート抵抗も増大した。従って、低いシート抵抗を得る目的からは、添加量は少ないほどよいようである。
【００３１】
ところが、シート抵抗の分布は異なる挙動を示した。Ｔｉ添加量０の時には分布は２．００％であり、Ｔｉ添加量０．２５ａｔ％とすると、一旦分布は４．１３％まで上昇した。その後、Ｔｉ添加量の増加と共にシート抵抗の分布は減少し、Ｔｉ添加量１．２５ａｔ％で２．２３％となった。さらに、Ｔｉ添加量を増加すると、シート抵抗の分布は増加し、Ｔｉ添加量２．５ａｔ％では５．５４％となった。シート抵抗の分布を低く抑えるためには、例えばＴｉ添加量を約０．３ａｔ％〜約２．２ａｔ％に選択することが好ましいであろう。より好ましくは、Ｔｉ添加量を０．５ａｔ％〜２．０ａｔ％に選ぶと良い。
【００３２】
図２（Ｂ）は、形成したシリサイド膜の膜厚と、膜厚分布を示すグラフである。膜厚は、Ｔｉ添加量０の時の３８．６ｎｍからＴｉ添加量０．２５ａｔ％で３９．７ｎｍまで一旦増大し、その後Ｔｉ添加量の増加と共に徐々に減少し、Ｔｉ添加量２．５ａｔ％で３６．３ｎｍとなった。
【００３３】
膜厚分布は、Ｔｉ添加量０．２５ａｔ％の時２．９９％であったが、Ｔｉ添加量の増加と共に減少し、Ｔｉ添加量１．２５ａｔ％では１．５８％まで低下した。その後は、Ｔｉ添加量の増加と共に膜厚分布も増加し、Ｔｉ添加量２．５ａｔ％では４．３８％まで上昇した。膜厚分布を低く抑えるためには、Ｔｉ添加量は約０．３ａｔ％〜約２．０ａｔ％に選択することが望ましい。さらに膜厚分布を低く抑えるためには、Ｔｉ添加量は約０．５ａｔ％〜約１．７５ａｔ％とすることが好ましい。
【００３４】
図２（Ａ）、（Ｂ）の特性を総合的に判断すると、プロセスマージンを拡大し、分布幅を狭くするためには、Ｔｉ添加量は０．３ａｔ％〜２．０ａｔ％、より好ましくは０．５ａｔ％〜１．７５ａｔ％とすることが望ましい。
【００３５】
このように、Ｔｉを微少量添加したＣｏターゲットを用いることにより、良好な特性を有するＣｏシリサイド層を形成することが可能となる。このＣｏシリサイド層は、抵抗が低く、抵抗や膜厚の分布も狭い範囲に収まる。
【００３６】
常温でＣｏ層を堆積し、ゲート電極、ソース／ドレイン領域上で２段階シリサイド化反応を生じさせたＭＯＳトランジスタにおいて、リーク電流が無視できない値となっている。Ｃｏ堆積時の温度を上昇させることにより、リーク電流を低減させる事が可能である。
【００３７】
図３（Ａ）、（Ｂ）は、高温スパッタリングによって形成した（Ｔｉ添加なしの）Ｃｏシリサイド層のリーク電流特性を示す。
図３（Ａ）は、リーク電流の累積確率を示すグラフである。横軸にリーク電流を示し、縦軸に累積確率を示す。堆積温度が３００℃までにおいては、曲線ＬＴに示すように低い累積確率でリーク電流は直ちに増加している。ところが、堆積温度を３５０℃、３７５℃、４００℃、４６５℃に上昇させると、曲線ＨＴに示すようにリーク電流累積確率は真直ぐ立上り、かつほぼ同一の特性となり、３００℃の場合と較べ明らかな減少を示した。
【００３８】
このように、Ｃｏを高温スパッタリングすることにより、リーク電流を低減することができる。
図３（Ｂ）は常温（１５０℃）でＣｏを堆積した場合と、４６５℃の高温でＣｏを堆積した場合とで形成される細線シリサイド層のシート抵抗の値を調べた結果を示す。横軸はシート抵抗をΩ／□で示し、縦軸は累積確率を示す。高温スパッタリングした時の特性ＨＴは、常温スパッタリングした時の特性ＲＴと較べ、明らかに一定のシート抵抗減少を示している。すなわち、リーク電流を減少し、シート抵抗を減少させるには、Ｃｏを高温スパッタリングすることが好ましい。
【００３９】
図４は、１０μｍ以上の広幅コバルトシリサイド層のシート抵抗を４６５℃堆積と３０℃堆積の場合で調べた結果を示す。シート抵抗の平均値は、３０℃堆積の場合と較べ、４６５℃堆積で増加している。さらに、シート抵抗の最小値、最大値及び分布も高温スパッタリングで増加している。特に分布が３０℃の２．６４％から４６５℃では１５．１５％に大幅に増加している。
【００４０】
図４（Ｂ）は、４６５℃の高温スパッタリングを用いて形成したコバルトシリサイドの上面の顕微鏡写真を示す。活性領域及びゲート電極上に形成したコバルトシリサイドは、隣接する絶縁領域上にも延在し、いわゆる這い上がりが生じていることを示している。
【００４１】
図８（Ａ），（Ｂ）は、Ｔｉを添加したＣｏ（Ｃｏ：Ｔｉ）を用いて作成したＣｏ：Ｔｉシリサイド層の接合リーク電流特性とシート抵抗特性を示す。図８（Ａ）は、リーク電流の堆積温度依存性を示す。横軸が堆積温度を℃で示し、縦軸が平均リーク電流を示す。□が５ｎｍ厚のＣｏ膜の場合、○が６ｎｍ厚のＣｏ：Ｔｉ膜の場合、△が５ｎｍ厚のＣｏ：Ｔｉ膜の場合を示す。Ｃｏ膜の場合、３００℃以下で接合リーク電流は増加している。図３（Ａ）に示した結果と符合している。
【００４２】
Ｃｏ：Ｔｉ膜の場合、４２０℃から３００℃の範囲ではリーク電流は低レベルである。２７５℃になると、リーク電流は急激な増大を示している。Ｔｉ添加により、低い接合リーク電流が得られる堆積温度が拡大している。この結果からは、堆積温度は２９０℃以上、好ましくは３００℃以上とすることが望ましい。
【００４３】
図８（Ｂ）は、シート抵抗のＣｏないしＣｏ：Ｔｉ膜厚依存性を示す。横軸が膜厚を単位ｎｍで示し、縦軸がシート抵抗を単位Ω／□で示す。□が基板温度３７５℃で堆積したＣｏ膜の場合を示し、○が基板温度１５０℃で堆積したＣｏ：Ｔｉ膜の場合を示し、△が基板温度３７５℃で堆積したＣｏ：Ｔｉ膜の場合を示し、▽が基板温度４８５℃で堆積したＣｏ：Ｔｉ膜の場合を示す。基板温度４８５℃の場合を除き、Ｃｏ：Ｔｉ膜を用いて、Ｃｏ膜を用いた時とほぼ同様のシート抵抗の膜厚依存性が得られている。
【００４４】
図８（Ａ），（Ｂ）の結果から、適切に条件を選べば、Ｃｏ：Ｔｉ膜を用いてシリサイド化を行ったときも、Ｃｏを用いてシリサイド化を行った時とほぼ同様の結果を得られることが期待できる。
【００４５】
これらの観点から高温スパッタリングの温度も、ある範囲以内におさめたほうが好ましいことが類推される。図３、図４、図８の結果を総合すると、Ｃｏ堆積時の基板温度は、３２０℃〜４８０℃、より好ましくは３５０℃〜４００℃とするのがよいであろう。
【００４６】
図５、図６は、上述の結果を利用した半導体装置の製造方法の主要工程を示す断面図である。
図５（Ａ）に示すように、ｐ型シリコン基板１の表面に素子分離用溝を形成し、酸化シリコン等の絶縁層を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）２を形成する。基板表面に必要なイオン注入を行ない、例えばｐ型ウエル４を形成する。イオン注入領域をマスクで分け、ｐ型ウエル、ｎ型ウエルをそれぞれ形成してもよい。
【００４７】
ＳＴＩで囲まれた活性領域表面上に、熱酸化により例えば厚さ３ｎｍのゲート酸化膜６を形成する。ゲート酸化膜６の上に、例えば厚さ１００ｎｍの多結晶シリコン層８を形成する。レジストマスクを用いたエッチングにより、多結晶シリコン層８、ゲート酸化膜６をパターニングし、絶縁ゲート電極を形成する。ゲート電極８のゲート長は例えば５０ｎｍである。絶縁ゲート電極をマスクとし、ｐ型活性領域表面にｎ型不純物の浅いイオン注入を行なうことにより、エクステンション領域９を形成する。
【００４８】
エクステンション領域９形成後、基板表面上に酸化シリコン等の絶縁層又は絶縁積層を例えば厚さ８０ｎｍ堆積し、リアクティブイオンエッチング（ＲＩＥ）により異方性エッチングを行なって、ゲート電極８側壁上にのみサイドウォールスペーサ１０を残す。ゲート電極８及びサイドウォールスペーサ１０をマスクとし、高不純物濃度のｎ型不純物をイオン注入し、高濃度のソース／ドレイン領域１１を形成する。イオン注入した不純物を活性化した後のソース／ドレイン領域１１の接合深さは、例えば８０ｎｍである。
【００４９】
図５（Ｂ）に示すように、基板表面をフッ酸処理し、ソース／ドレイン領域表面上の自然酸化膜等を除去する。表面を清浄化したシリコン基板を、スパッタ室内に搬入し、例えば４００℃に加熱する。４００℃に加熱したシリコン基板表面上に、例えば１ａｔ％のＴｉを添加したＣｏターゲットを用いて、Ｃｏをスパッタ堆積する。絶縁層上に堆積したＣｏ膜１３は、例えば厚さ５〜６ｎｍである。
【００５０】
ソース／ドレイン領域の深さが浅くなると、スパイク等による接合リーク電流の増加を抑制するためには、Ｃｏ（：Ｔｉ）膜の厚さ、従って最終的なＣｏ（：Ｔｉ）シリサイド層の厚さが制限される。接合深さ８０ｎｍのとき、Ｃｏ（：Ｔｉ）膜の厚さは５〜６ｎｍであるが、ゲート長が５０ｎｍより短くなり、接合深さが８０ｎｍよりさらに浅くなれば、Ｃｏ（：Ｔｉ）膜の厚さもさらに薄くする。
【００５１】
フッ酸で酸化膜を除去しても、化学処理による自然酸化膜が生じる。ＣｏにＴｉを添加したことにより、Ｓｉ表面上に化学処理による自然酸化膜が存在しても、Ｔｉにより効率的に吸収されると期待される。
【００５２】
なお、４００℃に加熱したシリコン基板上にＣｏをスパッタ堆積すると、飛来するＣｏ原子は、露出しているシリコン表面と少なくとも混合し、Ｓｉ−Ｃｏ混合層ないしは予備シリサイド層と呼べる層１４ｘを形成する。以下この層をＳｉ−Ｃｏ混合層と呼ぶ。
【００５３】
なお、通常の基板温度１５０℃程度のスパッタリングで形成したＣｏ層では、その後加熱しても高温スパッタリングによるＳｉ−Ｃｏ混合層と同じ性質は得られない。
【００５４】
Ｓｉ−Ｃｏ混合層は、ＲＩＥによるダメージ等の影響を受け難く、影となる領域を形成することなく、露出しているＳｉ表面に均一に形成され易い。なお、高温スパッタリングの加熱温度、ＣｏターゲットへのＴｉ添加量は、上述の値に限らない。
【００５５】
図５（Ｃ）に示すように、Ｃｏ堆積に続き、シリコン基板を例えば１５０℃に降温し、厚さ約３０ｎｍのＴｉＮ層１６をスパッタリングで堆積する。スパッタリング後、別体のアニール装置に移送するため、半導体基板を空気中に取り出すことが多い。また、窒素雰囲気中でアニールを行なう場合、窒素ガス中の酸素を完全に除去することは難しい。Ｃｏ層が露出していると、これらの原因によりＣｏ層表面が酸化される可能性が無視できない。Ｃｏ層１３表面を覆うＴｉＮ層１６は、酸素を遮蔽する機能を有し、Ｃｏ層１３の酸化を防止する。
【００５６】
なお、図５（Ｂ）、（Ｃ）の堆積を、スパッタリングに代え電子ビーム蒸着で行なうことも可能であろう。
図６（Ｄ）に示すように、シリコン基板表面に急速熱アニール〈ＲＴＡ〉を行ない、窒素雰囲気中４８０℃で例えば３０秒間加熱する。この１次アニール処理は、高温スパッタリングで形成されたＳｉ−Ｃｏ混合層１４ｘのシリサイド化反応を促進し、さらにＣｏ層１３とシリコンとの間のシリサイド化反応を生じさせる。このようにして、１次シリサイド層１４ｙが形成される。
【００５７】
図６（Ｅ）に示すように、１次アニールを終了したシリコン基板表面から、ＴｉＮ層１６及び未反応のＣｏ層１３を例えば硫酸・過酸化水素水（＝３：１）で化学処理する。例えば、２０分間の化学処理でＴｉＮ層１６、Ｃｏ層１３を除去する。
【００５８】
図６（Ｆ）に示すように、未反応Ｃｏ層を除去したシリコン基板に対し、再び窒素雰囲気中でＲＴＡ処理を行ない、２次シリサイド化反応を生じさせる。例えば７５０℃で３０秒間のアニール処理を行なう。この２次アニール処理により、高抵抗シリサイドも低抵抗シリサイドに変換され、所望のシリサイド層１４ｚが形成される。
【００５９】
堆積するＣｏにＴｉを添加することにより、シリコン基板表面とのなじみを促進し、均一なシリサイド層の形成が促進される。加熱した基板上にＣｏを堆積することにより、シリサイド化反応がより均一に効率的に進む。
【００６０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、上述の実施例はゲート長５０ｎｍ以下、ソース／ドレイン接合深さ８０ｎｍ以下の場合に特に有効であるが、これらの数値以上での実施を禁じるものではない。その他、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、特性が優れ、均一なシリサイド層を有する半導体装置が形成される。
【図面の簡単な説明】
【図１】Ｔｉ添加量の変化によるＣｏシリサイドの特性を示す表及びグラフである。
【図２】Ｔｉ添加量の変化によるＣｏシリサイドの特性の変化を示すグラフである。
【図３】高温スパッタリングによる特性の変化を示すグラフである。
【図４】高温スパッタリングによる特性の変化及び形成されるシリサイド層の表面構造を示す表及び写真である。
【図５】本発明の実施例による半導体装置の製造方法を示す断面図である。
【図６】本発明の実施例による半導体装置の製造方法を示す断面図である。
【図７】Ｃｏシリサイドの製造における問題点を示す概略断面図である。
【図８】Ｃｏ：Ｔｉシリサイド層を用いた場合の接合リーク電流の堆積温度依存性、シート抵抗のＣｏ：Ｔｉ膜厚依存性を示すグラフである。
【符号の説明】
１シリコン基板
２ＳＴＩ
４ウエル
６ゲート酸化膜
８多結晶シリコンゲート電極
９エクステンション
１０サイドウォールスペーサ
１１高濃度ソース／ドレイン領域
１３Ｃｏ層
１４Ｃｏ−Ｓｉ混合領域
１４ｘ１次シリサイド層
１４ｚ最終シリサイド層
１６ＴｉＮ層

Claims

（ａ）シリコン基板表面上に５０ｎｍ以下のゲート長を有するゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクに前記シリコン基板に第１のイオン注入を行ない、エクステンション領域を形成する工程と、
（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｄ）前記サイドウォールスペーサをマスクとして前記シリコン基板に第２のイオン注入を行ない、８０ｎｍ以下の接合深さを有するソースドレイン領域を形成する工程と、
（ｅ）前記シリコン基板を処理室内で３２０℃〜４８０℃の温度に加熱する工程と、
（ｆ）前記加熱したシリコン基板表面上にＴｉを０．３ａｔ％〜２．０ａｔ％添加したＣｏを堆積し、少なくとも前記シリコン基板表面においてＳｉ−Ｃｏ混合層を形成する工程と、
（ｇ）前記Ｃｏを堆積した前記シリコン基板上にＴｉＮ膜を堆積する工程と、
（ｈ）前記工程（ｇ）の後、前記シリコン基板に窒素雰囲気中で急速熱アニールで１次アニールを行い、シリサイド化反応を生じさせる工程と、
（ｉ）前記工程（ｈ）の後、前記ＴｉＮ膜と未反応Ｃｏ膜とを除去する工程と、
（ｊ）前記工程（ｉ）の後、前記シリコン基板に前記１次アニールよりも高い温度で２次アニールを行い、シリサイド化反応を完了させる工程と、
を含む半導体装置の製造方法。
前記Ｔｉの添加量が０．５ａｔ％〜１．７５ａｔ％である請求項１記載の半導体装置の製造方法。
前記工程（ｅ）が、シリコン基板を約３５０℃〜４００℃に加熱する請求項１または２記載の半導体装置の製造方法。