KR100504192B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 추가 열공정에 의한 도팬트의 비활성화를 막아 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판에 소자 격리층을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역상에 게이트 전극을 형성하고 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계;상기 게이트 전극의 측면에 게이트 측벽을 형성하고 게이트 전극의 상부 표면 및 노출된 기판 표면에 실리사이드층을 형성하는 단계;상기 게이트 전극을 마스크로 하여 소오스/드레인을 형성하기 위한 불순물 이온을 주입하는 단계;전면에 제 1,2 절연층을 형성한후 어닐 공정으로 소오스/드레인을 형성하기 위한 불순물 이온을 활성화하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 추가 열공정에 의한 도팬트의 비활성화를 막아 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 공정 단면도이다.
DRAM 및 LOGIC 디바이스를 제작하는 공정중에서 소오스/드레인 접합 및 실리사이드층 형성을 위한 공정을 나타낸 것이다.
먼저 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 STI 또는 LOCOS 공정으로 소자 격리층(2)을 형성한다.
이어, 상기 소자 격리층(2)에 의해 정의된 활성 영역상에 게이트 산화막(3),게이트 전극(4)을 형성하고 LDD 영역(6)을 형성하기 위한 이온 주입 공정을 진행한다.
그리고 상기 게이트 전극(4)의 측면에 게이트 측벽(5)을 형성한다.
이어, 도 1b에서와 같이, 소오스/드레인 영역을 형성하기 위한 이온 주입 공정을 실시한다.
그리고 도 1c에서와 같이, 소오스/드레인 영역(7)을 활성화하기 위한 RTP(Rapid Thermal Process) 어닐 공정을 진행한다.
이어, 도 1d에서와 같이, 전면에 실리사이드층 형성용 물질층으로 코발트층을 형성하고 어닐 공정으로 실리사이드 공정을 진행하여 소오스/드레인 영역(7)의 표면 및 게이트 전극(4)의 표면에 금속 실리사이드층(8)을 형성한다.
그리고 도 1e에서와 같이, 전면에 ILD(Inter Layer Dielectric)층(9),BPSG(Boron Phosphorus Silicate Glass)층(10)을 차례로 형성하고, 상기 BPSG층(10)을 리플로우하기 위한 RTP 어닐 공정을 진행한다.
이와 같은 종래 기술의 각각의 공정에 있어서는 열처리 공정의 추가에 따라 도팬트(Dopant)의 활성화(activation)와 비활성화(deactivation)가 발생하는데 그 특성은 다음과 같다.
도 1b에서의 소오스/드레인 영역을 형성하기 위한 이온 주입 공정에서의 데미지를 감소시키기 위하여 도 1c의 고온 열처리 공정이 필요하다.
이때, 도팬트의 활성화가 발생하여 낮은 저항값을 갖는다. 그러나 도 1d와 도 1e의 공정을 진행하면서 열처리 공정의 추가로 활성화되었던 도팬트들이 다시 비활성화되어 이온 주입된 영역의 저항이 증가하거나 게이트로 이용되는 폴리의 불안정으로 소자 특성에 영향을 줄 수 있다.
이와 같은 종래 기술의 반도체 소자의 제조 공정은 다음과 같은 문제가 있다.
열처리 공정의 추가로 인한 도팬트의 비활성화로 이온 주입된 영역의 저항이 증가하거나 게이트로 이용되는 폴리의 불안정으로 소자 특성에 영향주는 문제가 있다.
또한, 이러한 문제를 해결하기 위해 ILD 및 BPSG막 증착 이후에 진행하는 어닐 공정을 앞에서 진행된 어닐 온도보다 낮은 온도 한도내에서 진행하는 방법을 사용하고 있으나 이 역시 최종 저항값이 최초의 저항값보다 높게 나타난다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 공정의 문제를 해결하기 위한 것으로, 추가 열공정에 의한 도팬트의 비활성화를 막아 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 소자 격리층을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역상에 게이트 전극을 형성하고 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계;상기 게이트 전극의 측면에 게이트 측벽을 형성하고 게이트 전극의 상부 표면 및 노출된 기판 표면에 실리사이드층을 형성하는 단계;상기 게이트 전극을 마스크로 하여 소오스/드레인을 형성하기 위한 불순물 이온을 주입하는 단계;전면에 제 1,2 절연층을 형성한후 어닐 공정으로 소오스/드레인을 형성하기 위한 불순물 이온을 활성화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 공정 단면도이다.
먼저 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 STI(Shallow Trench Isolation) 또는 LOCOS 공정으로 소자 격리층(22)을 형성한다.
이어, 상기 소자 격리층(22)에 의해 정의된 활성 영역상에 게이트 산화막(23),게이트 전극(24)을 형성하고 LDD 영역(28)을 형성하기 위한 이온 주입 공정을 진행한다.
그리고 상기 게이트 전극(4)의 측면에 버퍼 산화막(27),게이트 측벽(25)을 형성한다. 이어, 전면에 실리사이드 형성을 위한 고융점 금속(Refractory metal)층, 예를들면 코발트층 형성하고 열처리 공정으로 실리사이드층(26)을 형성한다.
코발트 실리사이드층을 형성하기 위한 공정은 Co 150Å/Ti 150Å를 증착하여 1st 어닐을 수행하고 미반응된 잔유물을 제거한후에 2nd 어닐을 하여 안정화된 코발트 실리사이드를 형성한다.
이어, 도 2b에서와 같이, 소오스/드레인 영역을 형성하기 위한 이온 주입 공정을 실시한다.
그리고 도 2c에서와 같이, 제 1,2 절연층으로 전면에 ILD(Inter Layer Dielectric)층(29),BPSG(Boron Phosphorus Silicate Glass)층(30)을 차례로 형성한다.
이어, 도 2d에서와 같이, 소오스/드레인 영역을 활성화하기 위한 RTP(Rapid Thermal Process) 어닐 공정을 800 ~ 950℃의 온도로 진행하여 소오스/드레인 영역(31)을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 S/D junction 후에 실리사이드를 형성하는 것이 아니고, 실리사이드 형성후 S/D junction을 형성 할 수 있어 도팬트의 비활성화를 막을 수 있다.
S/D junction 형성 및 도팬트의 활성화를 위한 어닐 스텝과 별개로 도팬트의 비활성화 및 BPSG막의 플로우를 위한 어닐 공정을 실시하지 않고, 본 발명에서는 한번의 어닐 공정을 통하여 적정한 접합 형성, 도팬트의 과도한 확산 방지, 도팬트의 비활성화 방지 및 높은 온도를 이용한 BPSG막의 평탄화를 이룰 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
본 발명은 실리사이드층을 먼저 형성하고 소오스/드레인 영역을 형성하기 위한 이온 주입 공정,ILD층 및 BPSG층을 형성한후에 도팬트의 활성화를 위한 어닐공정을 진행하여 도팬트의 비활성화(deactivation)를 방지할 수 있다.
또한, 층간 절연막으로 사용되는 BPSG층의 평탄화 특성을 높일 수 있고, ILD 및 BPSG막이 도팬트의 evaporation을 차단하여 소자의 재현성을 높일 수 있고, 어닐 공정수를 줄여 공정을 단순화하고 공정 마진을 충분히 확보하는 효과가 있다.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 공정 단면도
도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 공정 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
21. 반도체 기판 22. 소자 격리 영역
23. 게이트 산화막 24. 게이트 전극
25. 게이트 측벽 26. 실리사이드층
27. 버퍼 산화막 28. LDD 영역
29. ILD층 30. BPSG층
31. 소오스/드레인 영역
Claims (5)
- 반도체 기판에 소자 격리층을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역상에 게이트 전극을 형성하고 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계;상기 게이트 전극의 측면에 게이트 측벽을 형성하고 게이트 전극의 상부 표면 및 노출된 기판 표면에 실리사이드층을 형성하는 단계;상기 게이트 전극을 마스크로 하여 소오스/드레인을 형성하기 위한 불순물 이온을 주입하는 단계;상기 불순물 이온이 주입된 반도체 기판 전면에 제1 및 제2 절연층을 순차적으로 형성한후 어닐 공정으로 소오스/드레인을 형성하기 위한 불순물 이온을 활성화하면서 상기 제2 절연층을 플로우시켜 상부를 평탄화시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 제 1 절연층은 ILD층이고, 제 2 절연층은 BPSG층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서, 어닐 공정을 800 ~ 950℃의 온도의 RTP 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 실리사이드층을 형성하기 위한 공정은 Co 150Å/Ti 150Å를 증착하여 1st 어닐을 수행하고 미반응된 잔유물을 제거한후에 2nd 어닐을 하여 코발트 실리사이드층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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