KR20010002666A - 반도체 소자의 살리사이드층 형성 방법 - Google Patents
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Abstract
본 발명은 살리사이드층 형성시에 Co의 확산을 적절하게 억제하여 높은 열안정성과 낮은 면저항을 갖도록한 반도체 소자의 살리사이드층 형성 방법에 관한 것으로, 반도체 기판상에 폴리 실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 측면에 게이트 측벽을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계;상기 게이트 전극을 포함하는 전면에 Co 박막을 형성하는 단계;상기 Co 박막을 형성한후 1차 열처리 공정을 진행하여 반도체 기판,게이트 전극의 표면에 접하는 Co 박막의 계면에 Si의 확산에 의한 CoSi 박막(monosilicide)을 형성하는 단계;상기 1차 열처리 단계에서 Si와 반응하지 않은 Co 박막을 제거하고 N2이온을 CoSi 박막 두께 이상의 깊이로 주입하는 단계;제 2 열처리 공정으로 Co를 확산시켜 CoSi2박막을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 살리사이드(Self Aligned siLICIDE)층 형성시에 Co의 확산을 적절하게 억제하여 높은 열안정성과 낮은 면저항을 갖도록한 반도체 소자의 살리사이드층 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 살리사이드층 형성에 관하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술의 살리사이드층 형성을 위한 공정 단면도이다.
종래 기술의 살리사이드층 형성 공정은 먼저, 도 1a에서와 같이, 반도체 기판(11)의 소자 격리 영역에 필드 산화막(12)을 형성하여 활성 영역을 정의한다.
이어, 상기 반도체 기판(11)의 활성 영역의 표면에 게이트 절연 물질층과 게이트 형성용 물질층을 차례로 형성하고 선택적으로 패터닝하여 게이트 산화막(13),게이트 전극(14)을 형성한다.
여기서, 게이트 형성용 물질층은 폴리 실리콘이 사용된다.
그리고 도 1b에서와 같이, 상기 게이트 전극(14)을 포함하는 전면에 CVD(Chemical Vapour Deposition)공정으로 산화막을 증착하고 이방성 건식각을 실시하여 게이트 측벽(15)을 형성한다.
이어, 게이트 측벽(15)을 포함하는 게이트 전극(14)을 마스크로하여 불순물 이온을 주입하여 소오스/드레인(16)을 형성한다.
그리고 도 1c에서와 같이, 상기 게이트 전극(14)을 포함하는 전면에 Co박막(17)을 증착 형성한다.
상기 Co 박막(17)을 형성한후 1차 열처리 공정을 진행하여 반도체 기판(11),게이트 전극(14)의 표면과 Co 박막(17) 계면에 Si의 확산에 의한 CoSi 박막(monosilicide)을 형성한다.
그리고 도 1d에서와 같이, Si와 반응하지 않은 상기 Co 박막(17)을 습식 식각으로 제거한 후, 전면을 제 2 열처리 공정으로 Co를 확산시켜 CoSi2박막(18) 즉, 살리사이드층을 형성한다.
이와 같은 Co 살리사이드층은 후속되는 공정에서 진행되는 열처리에 의해 게이트 전극(14)과의 계면에서 Co의 확산이 일어나 면저항이 급격히 증가하는 현상을 일으킨다.
이와 같은 종래 기술의 살리사이드층 형성 공정은 다음과 같은 문제가 있다.
Co 박막이 1차 열처리 공정에서의 Si의 확산에 의해 CoSi 박막화되고, 2차 열처리 공정으로 Co가 확산되어 CoSi2박막화 되는데, Co의 확산은 게이트 전극으로 사용되는 폴리 실리콘층에 치명적인 결함을 발생시킨다.
즉, 폴리 실리콘층의 결정입계를 따라 확산되는 Co에 의해 CoSi2박막의 계면 프로파일이 불균일하게 되어 열안정성이 저하된다.
또한, CoSi2박막의 불균일한 계면 특성은 후속되는 열처리 공정시에 폴리 실리콘의 입자 성장을 촉진시켜 게이트 전극 상부의 면저항을 급격하게 증가시킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 살리사이드층의 문제를 해결하기 위한 것으로, 살리사이드층 형성시에 Co의 확산을 적절하게 억제하여 높은 열안정성과 낮은 면저항을 갖도록한 반도체 소자의 살리사이드층 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술의 살리사이드층 형성을 위한 공정 단면도
도 2a 내지 도 2f는 본 발명의 실시예에 따른 살리사이드층 형성을 위한 공정 단면도
도 3은 후속 열처리 공정의 온도 변화에 따른 면저항 변화 특성을 나타낸 그래프
도 4는 N2도즈량 및 이온 주입 에너지에 따른 살리사이드층의 면저항 변화 특성을 나타낸 그래프
도 5는 질소 이온 주입 프로파일 및 그에 따른 면저항 특성을 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
31. 반도체 기판 32. 필드 산화막
33. 게이트 산화막 34. 게이트 전극
35. 게이트 측벽 36. 소오스/드레인 영역
37. Co 박막 38. CoSi 박막
39. CoSi2박막
N2이온 주입으로 후속되는 열처리 공정시에 발생하는 Co의 확산을 적절하게 억제할 수 있도록한 본 발명에 따른 반도체 소자의 살리사이드층 형성 방법은 반도체 기판상에 폴리 실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 측면에 게이트 측벽을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계;상기 게이트 전극을 포함하는 전면에 Co 박막을 형성하는 단계;상기 Co 박막을 형성한후 1차 열처리 공정을 진행하여 반도체 기판,게이트 전극의 표면에 접하는 Co 박막의 계면에 Si의 확산에 의한 CoSi 박막(monosilicide)을 형성하는 단계;상기 1차 열처리 단계에서 Si와 반응하지 않은 Co 박막을 제거하고 N2이온을 CoSi 박막 두께 이상의 깊이로 주입하는 단계;제 2 열처리 공정으로 Co를 확산시켜 CoSi2박막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 살리사이드층 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 살리사이드층 형성을 위한 공정 단면도이다.
먼저, 도 2a에서와 같이, 반도체 기판(31)의 소자 격리 영역에 필드 산화막(32)을 형성하여 활성 영역을 정의한다.
이어, 상기 반도체 기판(31)의 활성 영역의 표면에 게이트 절연 물질층과 게이트 형성용 물질층을 차례로 형성하고 선택적으로 패터닝하여 게이트 산화막(33),게이트 전극(34)을 형성한다.
여기서, 게이트 형성용 물질층은 폴리 실리콘이 사용된다.
그리고 도 2b에서와 같이, 상기 게이트 전극(34)을 포함하는 전면에 CVD(Chemical Vapour Deposition)공정으로 산화막 또는 질화막을 증착하고 이방성 건식각을 실시하여 게이트 측벽(35)을 형성한다.
이어, 게이트 측벽(35)을 포함하는 게이트 전극(34)을 마스크로하여 불순물 이온을 주입하여 소오스/드레인(36)을 형성한다.
그리고 도 2c에서와 같이, 불산 용액을 사용하여 전처리를 하고 상기 게이트 전극(34)을 포함하는 전면에 Co 박막(37)을 증착 형성한다.
이어, 도 2d에서와 같이, 상기 Co 박막(37)을 형성한후 1차 열처리 공정을 진행하여 반도체 기판(31),게이트 전극(34)의 표면에 접하는 Co 박막(37)의 계면에 Si의 확산에 의한 CoSi 박막(monosilicide)(38)을 형성한다.
여기서, 1차 열처리 공정을 300 ~ 700℃의 조건에서 진행한다.
그리고 도 2e에서와 같이, Si와 반응하지 않은 Co 박막(37)을 습식 식각으로 제거한 후, N2이온을 CoSi 박막(38) 두께 이상의 깊이로 주입한다.
이때, 이온 주입 영역은 게이트 전극(34)의 표면내와 소오스/드레인 영역(36)의 표면내가 되고, 이온 주입 조건은 이온 주입 에너지를 1 ~ 200 KeV, 도즈량을 1.0E13 ~ 5.0E16/cm2으로 진행한다.
이어, 도 2f에서와 같이, 제 2 열처리 공정으로 Co를 확산시켜 CoSi2박막(39) 즉, 살리사이드층을 형성한다.
여기서, 제 2 열처리 공정은 700 ~ 900℃의 온도로 진행한다.
이와 같은 제 2 열처리 공정에서 CoSi 박막(38)내에 존재하는 N2이온에 의해 Si의 입자 성장은 적절한 범위내에서 억제된다.
이와 같은 공정으로 형성된 본 발명에 따른 살리사이드층은 다음과 같은 특성을 갖는다.
도 3은 후속 열처리 공정의 온도 변화에 따른 면저항 변화 특성을 나타낸 그래프이고, 도 4는 N2도즈량 및 이온 주입 에너지에 따른 살리사이드층의 면저항 변화 특성을 나타낸 그래프이다. 그리고 도 5는 질소 이온 주입 프로파일 및 그에 따른 면저항 특성을 나타낸 그래프이다.
먼저, 도 3은 N2이온을 주입한후 2차 열처리 공정을 진행하는 본 발명의 살리사이드층과 N2이온을 주입하지 않고 2차 열처리 공정을 진행한 경우의 먼저항 특성을 비교한 것이다.
여기서, 도 3의 그래프에서 `Ⅰ'이 N2이온을 주입한후 2차 열처리 공정을 진행하는 본 발명의 살리사이드층의 면저항 특성을 나타낸 것이고, `Ⅱ'가 N2이온을 주입하지 않고 2차 열처리 공정을 진행하여 형성한 살리사이드층의 면저항 특성이다.
N2이온을 주입하지 않고 2차 열처리를 진행하여 살리사이드층을 형성하는 경우, 후속 열처리 공정에서 가해지는 온도가 900℃가 되는 부근에서 박막의 면저항이 급격히 증가하는 것을 알 수 있다.
이는 Si의 입자 성장을 적절하게 억제하는 본 발명의 살리사이드층이 열적 안정성이 우수하다는 것을 나타내는 것이다.
도 4는 이온 주입 에너지 및 도즈량에 따라 살리사이드층의 면저항이 달라지는 것을 나타낸 것으로, N2이온의 주입으로 살리사이드층의 면저항 특성을 향상시킬 수 있다는 것을 보여준다.
도 5는 N2이온 주입 에너지를 80keV로 한 경우에서의 깊이에 따른 N2이온의 도핑 프로파일과 Co 도핑 프로파일을 나타낸 것이다.
도 5에서 (□)는 N2이온의 주입량을 1.5E15/cm2로 하였을 경우의 N2프로파일을 나타낸 것이고, (○)는 N2이온의 주입량을 5E13/cm2로 하였을 경우의 N2프로파일을 나타낸 것이다.
그리고 ①은 N2이온의 주입량을 1.5E15/cm2로 하였을 경우의 Co 프로파일을 나타낸 것이고, ②는 N2이온의 주입량을 5E13/cm2로 하였을 경우의 Co 프로파일을 나타낸 것이다.
이와 같은 본 발명에 따른 살리사이드층 형성 방법에서 Co 박막이 아닌 다른 금속 물질(예를들면, 고융점 금속의 어느 하나)을 사용한 경우에도 N2이온에 의한 Si의 입자 성장 억제 효과를 구현할 수 있음은 명백하다.
이와 같은 본 발명에 따른 반도체 소자의 살리사이드층 형성 방법은 다음과 같은 효과가 있다.
CoSi 박막을 형성한후에 Si 내부에 N2이온을 주입하여 폴리 실리콘의 입자 성장을 억제하여 계면 프로파일이 균일해지도록 하여 살리사이드층의 면저항 특성을 향상시킬 수 있다.
또한, Co 확산이 쉽게 일어나는 폴리 실리콘에서의 입자 성장을 억제시키는 것은 후속되는 열처리 공정에서 높은 열안정성에 기여하므로 게이트 전극 상부의 살리사이드층의 열안정 특성을 향상시킨다.
즉, 질소 이온 주입으로 인해 질소가 부분적으로 CoSi 박막내에 존재하여 열처리동안의 Co의 확산을 억제하므로 높은 열안정성을 갖는 CoSi2박막을 제공하는 효과가 있다.
Claims (8)
- 반도체 기판상에 폴리 실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 측면에 게이트 측벽을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계;상기 게이트 전극을 포함하는 전면에 Co 박막을 형성하는 단계;상기 Co 박막을 형성한후 1차 열처리 공정을 진행하여 반도체 기판,게이트 전극의 표면에 접하는 Co 박막의 계면에 Si의 확산에 의한 CoSi 박막(monosilicide)을 형성하는 단계;상기 1차 열처리 단계에서 Si와 반응하지 않은 Co 박막을 제거하고 N2이온을 CoSi 박막 두께 이상의 깊이로 주입하는 단계;제 2 열처리 공정으로 Co를 확산시켜 CoSi2박막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
- 제 1 항에 있어서, 폴리 실리콘층을 형성하기 전에 반도체 기판의 표면에 게이트 산화막을 먼저 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
- 제 1 항에 있어서, 게이트 측벽을 게이트 전극을 포함하는 전면에 CVD(Chemical Vapour Deposition)공정으로 산화막 또는 질화막을 증착하고 이방성 건식각을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
- 제 1 항에 있어서, Co 박막의 증착전에 불산 용액을 사용하여 전세정 공정을 진행하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
- 제 1 항에 있어서, 1차 열처리 공정을 300 ~ 700℃의 조건에서 진행하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
- 제 1 항에 있어서, 1차 열처리후에 Si와 반응하지 않은 Co 박막을 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
- 제 1 항에 있어서, N2이온을 이온 주입 에너지를 1 ~ 200 KeV, 도즈량을 1.0E13 ~ 5.0E16/cm2으로 진행하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
- 제 1 항에 있어서, 제 2 열처리 공정을 700 ~ 900℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
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