KR100587609B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 실리사이드층 형성 시, 소오스/드레인의 누설 전류 현상을 최소화시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관해 개시한다.
개시된 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은 게이트전극 및 소오스/드레인이 각각 구비된 실리콘기판을 제공하는 단계; 기판에 PAI공정을 실시하여 실리콘 표면의 결정상태를 비정질화하는 단계; 비정질화된 기판에 세정공정을 실시하는 단계; 세정공정이 완료된 기판 전면 상에 Co막, Ti막 및 TiN막을 차례로 형성하는 단계; Co막, Ti막 및 TiN막을 포함한 기판에 1차 급속열처리 공정을 실시하여 상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 CoSi층을 형성하는 단계; 미반응된 Co막, Ti막 및 TiN막을 제거하는 단계; 및 결과물에 2차 급속열처리 공정을 실시하여 상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 CoSi2층을 형성하는 단계를 포함한다.
따라서, 본 발명은 실리사이드층 형성을 위한 Co막, Ti막 및 TiN막 증착 공정을 진행하기 이전에 Ge PAI 공정을 진행하여 실리콘 표면의 결정상태를 비정질화함으로써, Co막, Ti막 및 TiN막 증착 공정 또는 Ge PAI 공정만을 진행한 경우에 비해 전기적 특성이 우수한 이점이 있다.
Description
도 1a 내지 도 1b는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 방법을 적용 시 누설전류가 개선됨을 보인 그래프.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 게이트전극
25 : 스페이서 27 : 소오스/드레인
28 : Co막 29 : Ti막
30 : TiN막 31 : CoSi2층
40. Ge PAI공정
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 실리사이드층 형성 시, 소오스/드레인의 누설 전류 현상을 최소화시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 장치가 고집적화 및 저전압화 됨에 따라, 트랜지스터(Transistor)의 게이트 길이의 감소로 인한 단채널 효과(Short Channel Effect)의 방지 및 펀치 스루우(Punch Through)에 대한 마진 확보를 위하여, 소오스(Source)/드레인(Drain) 영역의 접합 깊이(Junction Depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대, 면 저항(Sheet Resistance) 및 콘택 저항을 감소시켜야 한다.
이를 위해, 게이트 및 소오스/드레인 영역의 표면에 선택적으로 금속 실리사이드(Silicide)층을 형성하는 살리사이드(Salicide) 공정이 필수가 되었으며, 상기 실리사이드층으로는 티타늄(Ti)-실리사이드, 코발트(Co)-실리사이드 및 탄탈륨(Ta)-실리사이드 등이 이용 가능하다.
도 1a 내지 도 1b는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
상기 살리사이드 공정을 이용한 종래의 반도체 소자의 트랜지스터 제조방법에 대하여 도 1a 내지 도 1b를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 구비된 실리콘 기판(1)을 제공한 다음, 상기 실리콘 기판(1)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(2)을 형성한다.
이어, 상기 실리콘 기판(1)의 액티브영역 상에 게이트 산화막(3)과 게이트 전극(4)을 차례로 형성하고, 게이트전극(4)의 양측벽에는 스페이서(5)를 형성한다. 그런다음, 상기 스페이서(5) 및 게이트 전극(4)의 양측 하부기판에 이온주입을 실시하여 소오스/드레인(7)을 형성한다. 그런다음, 후속의 실리사이드(Silicide)층 형성을 위해, 상기 결과물을 HF용액 내에 디핑(dipping)을 통한 습식 세정공정을 실시하여 자연산화막(미도시)을 제거한다.
이후, 상기 기판의 전 영역 상에 Co막(8) 및 TiN막(9)을 차례로 형성한다.
이어, 도 1b에 도시된 바와 같이, 상기 결과물에 1차 급속열처리(Rapid Thermal Process ; RTP) 공정을 실시하여 상기 게이트 전극(6) 및 소오스/드레인 (7)에 선택적으로 CoSi층(미도시)을 형성하고 나서, 1차 급속열처리 공정 후에 미반응된 Co막과 TiN막을 제거한다. 그런다음, 상기 결과물에 2차 급속열처리 공정을 실시하여 CoSi층을 CoSi2실리사이드층(10)으로 상변화시킨다.
종래의 기술에서는 실리사이드층 형성공정 이전에 실시하는 HF용액을 이용한 습식 세정 공정에서, 자연산화막을 완전히 제거하기 위하여 상기 HF용액에 오랜 시간동안 침적시키게 된다. 그러나, 아무리 긴 시간동안 습식 세정공정을 진행하여도 열역학적으로 수 Å 두께의 자연산화막이 존재할 수 밖에 없으며, 결국 이러한 자연산화막이 Co막의 확산을 방해하게 된다.
따라서, 장시간의 HF 침적에 따른 필드영역의 산화막 손실로 인해 소오스/드레인의 누설전류가 증가하였고, 또한, Co막의 확산 방해로 인해 CoSi2실리사이드층와 실리콘 계면에서의 계면균일도가 균일하지 않게 되어 소오스/드레인의 누설전류가 증가하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, Co막의 확산이 방해받지 않고 균일하게 이루어지도록 하여 균일한 CoSi2실리사이드층을 형성함으로써, 소오스/드레인에서의 누설 전류 현상을 최소화시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 습식 세정 공정에서 HF용액의 침적시간을 단축시켜 소오스/드레인에서의 누설 전류 현상을 최소화시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 있다.
상기와 같은 목적들을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은, 게이트전극 및 소오스/드레인이 각각 구비된 실리콘기판을 제공하는 단계; 상기 기판에 PAI공정을 실시하여 상기 실리콘기판 및 상기 게이트전극의 표면의 결정상태를 비정질화하는 단계; 상기 비정질화된 기판에 세정공정을 실시하여 자연산화막을 제거하는 단계; 상기 세정공정이 완료된 상기 실리콘기판 상에 상기 게이트전극을 덮도록 Co막, Ti막 및 TiN막을 차례로 형성하는 단계; 상기 Co막, Ti막 및 TiN막을 포함한 기판에 1차 급속열처리를 실시하여 상기 Ti막의 Ti 성분이 상기 Co막과 상기 실리콘기판 사이로 확산되도록 하여 상기 세정시 제거되지 않고 잔류하는 자연산화막을 제거하면서 상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 CoSi층을 형성하는 단계; 미반응된 Co막, Ti막 및 TiN막을 제거하는 단계; 및 상기 결과물에 2차 급속열처리 공정을 실시하여 상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 CoSi2층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 Ti막은 1~200Å의 두께로 형성하는 것이 바람직하다.
상기 Ti막 및 TiN막 형성공정은 동일한 증착용 챔버 내에서 연속적으로 진행하거나, 각기 다른 증착용 챔버 내에서 진행한다.
상기 PAI 단계는 Ge, N2, As 및 Ar 중 어느 하나의 이온을 주입하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 구비된 실리콘 기판(21)을 제공한다. 이어서, 상기 기판(21)의 필드영역에 공지의 STI(Shallow Trench Isolation)공정을 통해 소자격리막(22)을 형성한다. 여기서, 웰 형정공정은 편의상 생략하기로 한다.
그런다음, 상기 실리콘 기판(21)의 액티브영역 상에 게이트 산화막(23)과 게 이트전극(24)을 차례로 형성하고 나서, 상기 게이트전극(24)의 양측벽에 스페이서(25)를 형성한다. 이후, 상기 절연 스페이서(25)를 포함한 게이트 전극 구조의 양측 하부기판에 불순물 주입을 통한 소오스/드레인(27)을 형성한다.
이후, 도 2b에 도시된 바와 같이, 상기 기판의 전 영역 상에 Ge PAI(Pre Amorphization Implantation)공정을 통해 실리콘 표면의 결정상태를 비정질화하여 균일하게 해 준다. 이때, 상기 Ge이온 대신 N2, Ar 또는 As 이온을 주입할 수도 있다.
이어, 후속의 실리사이드(Silicide)층 형성을 위해, 상기 결과물에 HF용액을 이용하여 습식 세정공정을 실시하여 자연산화막(미도시)을 제거한다.
그런다음, 도 2c에 도시된 바와 같이, 자연산화막 제거 공정이 완료된 기판의 전 영역 상에 Co막(28), Ti막(29) 및 TiN막(30)을 차례로 형성한다. 이때, 상기 Ti막(29)은 다른 막에 비해 상대적으로 너무 두꺼울 경우 시트저항(Rs:Sheet Resistance) 증가 등의 문제가 발생될 우려가 있으므로, 1~200Å의 두께로 얇게 형성한다. 또한, 상기 Ti막(29) 및 TiN막(30) 형성공정은 동일한 증착용 챔버(Chamber) 내에서 연속적으로 진행하거나, 또는 각기 다른 증착용 챔버 내에서 진행할 수도 있다.
이후, 도 2d에 도시된 바와 같이, 상기 결과물에 1차 급속열처리(Rapid Thermal Process ; RTP) 공정을 실시하여 선택적으로 게이트 전극(26) 및 소오스/드레인(27)의 표면에 CoSi층(미도시)을 형성한다. 여기서, 상기 1차 급속열처리 공 정은 500℃ 정도의 온도에서 실시한다. 이때, 상기 1차 급속열처리 공정 진행 시에, 상기 Ti막(29)이 상기 Co막(28)과 실리콘 기판(21)의 계면으로 확산하여, 상기 실리콘 기판(21) 계면에서의 자연산화막을 제거하므로, 상기 자연산화막을 제거하기 위해 실시하는 세정 공정에서의 HF 침적시간을 줄일 수 있다.
이어, 상기 1차 급속열처리 공정이 완료된 후에 실리사이드 반응이 일어나지 않아 미반응된 Co막, Ti막 및 TiN막을 차례로 제거한다. 그런다음, 상기 결과물에 2차 급속열처리 공정을 실시하여 상기 게이트 전극(26) 및 소오스/드레인(27)의 표면에 선택적으로 CoSi2실리사이드층(31)을 형성한다. 이때, 상기 2차 급속열처리 공정은 750℃ 정도의 온도에서 실시한다.
도 3은 본 발명에 따른 Ge PAI공정 및 Co막/Ti막/TiN막 증착공정을 차례로 진행할 시 그렇지 않은 경우에 비해 누설전류가 개선됨을 보인 그래프이다.
도 3에 도시된 바와 같이, 본 발명의 방법을 적용하여 Ge PAI공정 및 Co막/Ti막/TiN막 증착공정을 진행할 경우(A)는 PAI공정없이 Co막/Ti막/TiN막 증착공정 만을 진행할 경우(B) 또는 PAI공정없이(또는 PAI 공정 진행) Co막/TiN막 증착공정을 진행할 경우(C)에 비해 누설전류가 크게 개선됨을 알 수 있다.
본 발명에 따르면, Ge PAI 공정 및 실리사이드층 형성을 위한 Co막, Ti막 및 TiN막 증착 공정을 차례로 진행하여 실리콘 표면의 결정상태를 비정질화한 상태에서 실리사이드 공정을 진행함으로써, 누설전류가 개선되어 전기적 특성이 우수해진다.
이상에서와 같이, 본 발명은 실리사이드층 형성을 위한 Co막, Ti막 및 TiN막 증착 공정을 진행하기 이전에 Ge PAI 공정을 진행하여 실리콘 표면의 결정상태를 비정질화함으로써, Co막, Ti막 및 TiN막 증착 공정 또는 Ge PAI 공정만을 진행한 경우에 비해 소오스/드레인의 누설전류가 감소되어 전기적 특성이 우수한 이점이 있다.
또한, 본 발명은 실리사이드층 형성을 위해 Co막, Ti막 및 TiN막을 차례로 증착함으로써, 상기 Ti막이 상기 Co막과 상기 실리콘 기판의 계면으로 확산하여 실리콘 기판 계면에서의 자연산화막을 제거하는 역할을 한다. 따라서, 자연산화막 세정 공정에서의 HF 침적시간을 줄일 수 있으며, 장시간의 HF 침적에 따른 필드영역의 산화막 손실을 최소화시킬 수 있어 소오스/드레인 누설 전류 현상을 최소화시킬 수 있다.
한편, 본 발명은 상기 Ti막의 Ti원자가 확산 중에 상기 실리사이드층의 그레인 바운더리(Grain Boundary)에 일부 잔류함으로써, 후속으로 진행될 급속 열처리공정에서의 실리사이드층의 응집(Agglomeration)현상을 억제시켜 누설 전류를 최소화시킬 수 있다.
Claims (5)
- 게이트전극 및 소오스/드레인이 각각 구비된 실리콘기판을 제공하는 단계;상기 기판에 PAI(Pre Amorphization Implantation) 공정을 실시하여 상기 실리콘기판 및 상기 게이트전극의 표면의 결정상태를 비정질화하는 단계;상기 비정질화된 기판에 세정공정을 실시하여 자연산화막을 제거하는 단계;상기 세정공정이 완료된 상기 실리콘기판 상에 상기 게이트전극을 덮도록 Co막, Ti막 및 TiN막을 차례로 형성하는 단계;상기 Co막, Ti막 및 TiN막을 포함한 기판에 1차 급속열처리를 실시하여 상기 Ti막의 Ti 성분이 상기 Co막과 상기 실리콘기판 사이로 확산되도록 하여 상기 세정시 제거되지 않고 잔류하는 자연산화막을 제거하면서 상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 CoSi층을 형성하는 단계; 미반응된 Co막, Ti막 및 TiN막을 제거하는 단계; 및상기 결과물에 2차 급속열처리 공정을 실시하여 상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 CoSi2층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 Ti막을 1~200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 Ti막 및 TiN막을 동일한 증착용 챔버 내에서 연속적으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 Ti막 및 TiN막 형성공정을 각기 다른 증착용 챔버 내에서 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 PAI 공정을 Ge, N2, As 및 Ar 중 어느 하나의 이온으로 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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