KR20000004231A - 반도체 소자의 콘택 홀 형성 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
종래의 콘택 홀(Contact Hole) 오픈(open) 공정시에는 패드 폴리실리콘층 상부의 반사 방지막이 완전히 제거되지 않아, 콘택 저항이 증가하고 콘택이 완전히 오픈되지 않음은 물론 소자의 리프레쉬(refresh) 특성이 저하되는 문제점이 있음.
3. 발명의 해결 방법의 요지
콘택 홀 오픈 공정 후, 콘택 홀 오픈 공정시 사용한 포토레지스트를 제거하지 않은 상태에서 이온 주입 공정을 실시하고, 포토레지스트 제거 및 세정 공정을 실시한 다음, 티타늄(Ti)을 증착하고 열처리를 실시한 후 비트라인 또는 저장 노드(Storage Node) 형성 공정을 진행함.
4. 발명의 주요한 용도
고집적 반도체 소자
Description
본 발명은 반도체 소자의 콘택 홀(Contact Hole) 형성 방법에 관한 것으로, 특히 고집적 반도체 소자의 콘택 홀 형성시 콘택 저항 및 소자의 리프레쉬(Refresh) 특성을 향상시킬 수 있는 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
종래에는 비트라인 또는 저장 노드(Storage Node) 형성을 위한 콘택 홀 오픈(open) 공정시 패드 폴리실리콘층 상부의 반사 방지막이 완전히 제거되지 않아 콘택 저항이 증가하는 문제점이 있었다.
도 1은 종래 콘택 홀 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
하부 구조가 형성된 반도체 기판(11) 상부에 제 1 폴리실리콘을 증착한 후 선택된 영역을 패터닝하여 게이트 전극(12)을 형성한다. 이후, 게이트 전극(12) 양측부에 스페이서(13)를 형성한다. 다음에 전체 구조 상부에 패드 폴리실리콘층(14) 및 제 1 반사 방지막(15)을 순차적으로 형성한다. 이후, 전체 구조 상부에 유전체막(16)을 형성한 다음, 콘택 마스크를 이용한 식각 공정으로 유전체막(16)의 선택된 부분을 제거하여 패드 폴리실리콘층(14) 상부의 일부를 노출시킨다.
그런데, 이 경우 패드 폴리실리콘층(14) 상부에 형성된 반사 방지막(15)이 완전히 제거되지 않아 콘택 저항이 증가하고 콘택 홀이 완전히 오픈되지 않으며 소자의 리프레쉬 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 콘택 홀 오픈 공정 후, 콘택 홀 오픈 공정시 사용한 포토레지스트를 제거하지 않은 상태에서 이온 주입 공정을 실시하고, 포토레지스트 제거 및 세정 공정을 실시한 다음, 티타늄(Ti)을 증착하고 열처리를 실시한 후 비트라인 또는 저장 노드 형성 공정을 진행하므로써, 콘택 저항을 감소시키고 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 콘택 홀 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법은 반도체 소자의 콘택 홀 형성 방법에 있어서, 하부 구조가 형성된 반도체 기판 상에 유전체막을 형성하고 콘택 홀 형성용 포토레지스트를 도포한 후 식각 공정을 실시하여 콘택 홀을 형성하는 단계와, 전체 구조에 대하여 이온 주입을 실시하는 단계와, 상기 포토레지스트를 제거한 후 세정 공정을 실시하는 단계와, 상기 콘택 홀을 포함한 전체 구조 상부에 티타늄을 증착한 후 급속 열 어닐링 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 콘택 홀 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 내지 2(c)는 본 발명의 제 1 실시예에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 3(a) 및 3(b)는 본 발명의 제 2 실시예에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
21, 31 : 반도체 기판
22, 32 : 제 1 폴리실리콘층(게이트 전극)
23 : 스페이서 24, 33 : 패드 폴리실리콘층
25 : 제 1 반사 방지막 26, 36 : 유전체막
27 : 포토레지스트 28, 37 : 티타늄막
29, 35 : 제 2 폴리실리콘층(비트라인) 30 : 제 2 반사 방지막
34 : 반사 방지막 38 : 폴리실리콘층
A, B : 티타늄 실리사이드층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 2(c)는 본 발명의 제 1 실시예에 따른 반도체 소자의 콘택 홀 형성 방법에 관한 것으로, 비트라인용 콘택 홀을 형성하는 경우의 예이다.
도 2(a)에 도시된 바와 같이, 하부 구조가 형성된 반도체 기판(21) 상부에 제 1 폴리실리콘층을 증착한 후 게이트 전극 형성용 마스크를 이용한 식각 공정으로 게이트 전극(22)을 형성한다. 이후, 각 게이트 전극(12) 양측부에 스페이서(23)를 형성한다. 다음에, 전체 구조 상부에 패드 폴리실리콘층(24) 및 제 1 반사 방지막(25)을 순차적으로 형성한다. 이후, 두 게이트 전극(22) 간의 노출된 반도체 기판(21) 및 두 게이트 전극(22) 상의 일부에만 패드 폴리실리콘층(24)이 남아 있도록 하는 마스크를 이용한 식각 공정으로 제 1 반사 방지막(25) 및 패드 폴리실리콘층(24)을 제거한다. 다음에, 전체 구조 상부에 유전체막(26)을 형성한다.
도 2(b)에 도시된 바와 같이, 콘택 홀 형성용 포토레지스트(27)를 전체 구조 상부에 도포한 후 식각 공정을 실시하여 콘택 홀을 오픈한다. 이때, 패드 폴리실리콘층(24) 상부의 제 1 반사 방지막(25)을 완전히 제거하기 위하여 콘택 홀 오픈용 포토레지스트(27)를 제거하지 않은 상태에서 이온 주입 공정을 실시한다.
이 이온 주입 공정은 100KeV 이하의 에너지로 31P, As, BF2,B 및 Ar 이온 중 어느 하나를 이용하여 실시하며, 주입 농도는 5.0×1015Ion/㎠가 되도록 한다.
도 2(c)에 도시된 바와 같이, 포토레지스트(27)를 제거한 후 세정 공정을 실시한다. 여기에서, 세정 공정은 B(H2SO4: H2Os), N(NH4F : H2O2) 및 N(NH4OH : H2O2: H2O) 용액 중 어느 하나를 이용하여 실시한다. 세정 공정이 완료되면, 전체 구조 상부에 티타늄(Ti)막(28)을 형성하고 급속 열 어닐링(Rapid Thermal Annealing; RTA) 공정을 실시한다. 이에 의해 콘택 홀 저부의 제 1 반사 방지막(25)이 잔류하는 부분에 티타늄 실리사이드층(TiSi2; A)이 형성된다. 여기에서, 티타늄막(28)은 물리적 기상 증착(Physical Vapor Deposition; PVD) 방법 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD) QDKQJQDMF 이용하여 1000Å 이하의 두께로 형성하며, RTA 공정은 650℃에서 10초 이상 실시한다.
이와 같이 진행한 후, 전체 구조 상부에 제 2 폴리실리콘층(29) 및 제 2 반사 방지막(30)을 형성하고, 비트라인 형성용 마스크를 이용한 식각 공정으로 제 2 반사 방지막(30), 제 2 폴리실리콘층(29) 및 유전체막(26) 상부의 티타늄막(28)을 순차적으로 제거하여 비트라인을 형성한다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 콘택 홀 형성 방법에 관한 것으로, 저장 노드용 콘택 홀을 형성하는 경우의 예이다.
게이트 전극(32), 패드 폴리실리콘층(33), 반사 방지막(34) 및 비트라인(35) 등이 형성된 반도체 기판(31) 상에 유전체막(36)을 형성한다. 이후, 콘택 홀 형성용 포토레지스트를 이용한 식각 공정으로 패드 폴리실리콘층(33) 상부를 일부 노출시켜 저장 노드 형성용 콘택 홀을 형성한다. 이때, 패드 폴리실리콘층(33) 상부의 반사 방지막(34)을 완전히 제거하기 위하여, 콘택 홀 오픈용 포토레지스트를 제거하지 않은 상태에서 이온 주입 공정을 실시한다.
이 이온 주입 공정은 100KeV 이하의 에너지로 31P, As, BF2및 Ar 이온 중 어느 하나를 이용하여 실시하며, 주입 농도는 5.0×1015Ion/㎠가 되도록 한다.
다음에, 포토레지스트를 제거한 후 세정 공정을 실시한다. 여기에서, 세정 공정은 B(H2SO4: H2Os), O(NH4F : H2O2) 및 N(NH4OH : H2O2: H2O) 용액 중 어느 하나를 이용하여 실시한다. 세정 공정이 완료되면, 전체 구조 상부에 티타늄(Ti)막(37)을 형성하고 급속 열 어닐링(Rapid Thermal Annealing; RTA) 공정을 실시한다. 이에 의해 콘택 홀 저부의 반사 방지막(34)이 잔류하는 부분에 티타늄 실리사이드층(TiSi2; B)이 형성된다. 여기에서, 티타늄막(34)은 물리적 기상 증착(Physical Vapor Deposition; PVD) 방법 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 1000Å 이하의 두께로 형성하며, RTA 공정은 650℃에서 10초 이상 실시한다.
이와 같이 진행한 후, 전체 구조 상부에 폴리실리콘층(38)을 형성하고 패터닝하여 저장 노드를 형성한다.
이와 같이, 콘택 홀 오픈 공정시 패드 폴리실리콘층(24, 33) 상부에 잔류하는 반사 방지막(25, 34)을 티타늄 실리사이드화하므로써, 콘택 홀을 완전히 오픈시킬 수 있음은 물론, 콘택 저항을 감소시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면 비트라인 및 저장 노드용 콘택 홀 형성시 콘택 홀을 완전히 오픈시킬 수 있고 콘택 저항을 감소시킬 수 있다. 또한, 콘택 홀 오픈 후의 이온 주입 공정에 의해 소오스 및 드레인 콘택 지역의 저항 또한 감소시킬 수 있으며, 이에 따라 소자의 리프레쉬 특성이 개선되어 소자의 신뢰성 및 수율을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (5)
- 반도체 소자의 콘택 홀 형성 방법에 있어서,하부 구조가 형성된 반도체 기판 상에 유전체막을 형성하고 콘택 홀 형성용 포토레지스트를 도포한 후 식각 공정을 실시하여 콘택 홀을 형성하는 단계;전체 구조에 대하여 이온 주입을 실시하는 단계;상기 포토레지스트를 제거한 후 세정 공정을 실시하는 단계;상기 콘택 홀을 포함한 전체 구조 상부에 티타늄을 증착한 후 급속 열 어닐링 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서,상기 이온 주입 공정은 100KeV 이하의 에너지로 31P, As, BF2및 Ar 이온 중 어느 하나를 이용하여 실시하며, 주입 농도는 5.0×1015Ion/㎠가 되도록 하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서,상기 세정 공정은 B(H2SO4: H2Os), N(NH4F : H2O2) 및 N(NH4OH : H2O2: H2O) 용액 중 어느 하나를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서,상기 티타늄막은 물리적 기상 증착 방법 또는 화학적 기상 증착 방법을 이용하여 1000Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서,상기 급속 열 어닐링 공정은 650℃에서 10초 이상 실시하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
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1998
- 1998-06-30 KR KR1019980025661A patent/KR100284141B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400321B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| KR100762227B1 (ko) * | 2001-12-15 | 2007-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100284141B1 (ko) | 2001-04-02 |
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