KR100481381B1 - 반도체 소자 제조 방법 - Google Patents

Abstract

게이트 전극 양측의 실리콘 기판에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계와, 상기 게이트 전극 및 소오스/드레인에 실리콘 이온을 주입하는 단계와, 전체 상부면에 금속층을 형성한 후 열처리하여 금속과 실리콘의 반응에 의해 상기 게이트 전극 및 소오스/드레인의 표면부에 실리사이드층이 형성되도록 하는 단계를 포함하여 이루어진 반도체 소자 제조 방법이 개시된다.

Description

반도체 소자 제조 방법 {Method for manufacturing a semiconductor device}

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 샐리사이드(salicide; self-aligned silicide) 공정을 사용하는 반도체 소자 제조 방법에 관한 것이다.

현재, 반도체 소자는 급속한 속도로 고집적화가 이루어지고 있다. 이러한 고집적화를 이룩하기 위해서는 종래 소자에서 대단히 많은 부분들의 축소화가 이루어져야 한다. 또한, 불순물 이온을 반도체 기판상에 주입하여 소오스(Source), 드레인(Drain) 영역을 형성시키는 접합 형성공정에서 확산 접합층 깊이를 낮추기위한 공정은 매우 중요하다. 아울러, 이온주입 공정중, 게이트 전극으로 사용되는 폴리실리콘에 불순물 이온을 주입하여 폴리실리콘의 비저항을 낮추고 있다.

또한, 활성 영역에서의 전도성의 향상은 금속층과의 오믹 접촉을 위하여 소자의 집적도 증가에 따라 필수적으로 수반되어야 한다.

그러나, 불순물 이온주입만으로는 비저항값의 감소에 그 한계가 있으므로, 소오스와 드레인 영역 및 폴리실리콘 게이트 상부에 Ta, Mo, W, Ti, Co등과 같은 고융점 금속을 증착하여 금속과 실리콘의 화합물인 실리사이드(silicide)를 형성해 주는 방법이 제시되었다.

실리사이드를 소오스, 게이트 및 드레인 영역에 형성할 때, 소오스, 게이트 및 드레인 영역을 포함한 전면에 금속막을 증착한 다음, 소정 온도로 열처리하여 실리사이드를 형성하고, 상기 소오스, 게이트 및 드레인 영역 이외의 산화막상에서 반응하지 않고 남은 금속막을 선택적으로 식각하여 소오스, 게이트 및 드레인 영역에만 실리사이드가 남을 수 있도록 하는 자기 정렬 실리사이드(self-aligned silicide: salicide) 형성 방법이 마스크 작업을 줄일 수 있다는 장점으로 인하여 널리사용되고 있다.

도 1a 내지 도 1d를 참조하여 종래 기술에 따른 반도체 소자 제조 방법을 설명하기로 한다.

도 1a를 참조하면, 실리콘 기판(1) 상에 게이트 산화막(2) 및 게이트 전극(3)을 형성한 후 LDD 이온 주입을 실시한다. 게이트 전극(3)의 측벽에 절연막 스페이서(4)를 형성한 후 게이트 전극(3) 양측부의 실리콘 기판(1)에 불순물 이온을 주입하여 소오스/드레인(5)을 형성한다. 곡선(A)은 소오스/드레인(5)에 주입된 불순물 이온의 농도 분포를 나타낸다.

도 1b를 참조하면, 소오스/드레인(5)에 주입된 불순물 이온을 활성화시키기 위해 열처리한다. 곡선(B)은 도펀트와의 결합(활성화)에 참여하고 남은 실리콘(Si) 원자의 분포를 도시하는데, 실리콘(Si) 원자의 농도 분포는 도펀트의 가우시안(Gaussian) 분포(Rp 지점에서의 도펀트의 최대 농도)와 반비례한다.

도 1c를 참조하면, 노출된 실리콘 기판(1) 상에 예를 들어, 코발트(Co)와 같은 금속(6)을 증착한 후 열처리하면 선(C)와 같이 코발트(Co) 원자는 열적 평형 상태를 유지하기 위해 실리콘 기판(1) 방향으로 이동하여 실리콘(Si)과 결합하고, 이와 같은 실리사이드화(Silicidation)에 의해 도 1d와 같이 소오스/드레인(5)의 표면부에 실리사이드층(6a)이 형성된다. 이 때 코발트(Co) 원자의 이동 속도는 결합할 수 있는 실리콘(Si)의 량에 반비례한다. 그러나 도펀트와 실리콘(Si)의 결합에 의해 소오스/드레인(5)에 존재하는 실리콘(Si)의 량이 부족한 상태이기 때문에 코발트(Co) 원자는 실리콘(Si)과의 결합을 위해 실리콘 기판(1)의 하부 방향으로 빠르게 이동하게 되고, 이와 같은 코발트(Co) 원자의 빠른 이동에 의해 증착된 금속(6) 즉, 코발트(Co)가 소진되는 시점에서 불균일한 계면을 이루게 된다.

이러한 단점을 보완하기 위해 코발트 필름을 증착하기 전 티타늄(Ti)이온 주입을 통해 실리콘(Si)원자를 CoSi₂가 형성될 CoSi₂/Si의 계면에 분포시켜 완만한 CoSi₂를 형성한다. 하지만, 추가 티타늄 이온 주입을 통한 CoSi₂ 형성시 이온 주입된 티타늄 방향으로 이동된 실리콘 원자는 티타늄과의 반응이 수반되기 때문에 실제로 Co와 반응될 Si 원자는 상대적으로 부족하게 되어 추가 이온 주입 공정을 적용하지 않는 공정에 비해 완만한 CoSi₂ 가 형성되기는 하나, 완벽하게 평탄화된 CoSi₂/Si 의 계면을 구현하기는 불가능하다.

또한, 티타늄과의 반응에 의한 TiSi₂는 미량이기는 하지만 0.13㎛ 이하의 미세 소자에서는 다시 선폭 의종성 문제가 야기 되어 열적 안정성(thermal stability)열화의 문제 발생 가능성도 있게 된다.

한편, 쉘로우 정션(shallow junction)이 적용된 소자에서의 CoSi2의 두께 감소는 Co 증착 공정에 의존하며, 두께 제한이 존재하는 Co 증착 공정상 얇은 두께의 CoSi₂의 구현은 기존의 Co 증착 장비로는 불가능하다. 따라서, 쉘로우 정션 구현 후 두꺼운 CoSi₂의 형성으로 인해 정션 누설(junction leakage)을 유발시켜 소오스/드레인 이온 주입시 형성한 쉘로우 정션을 의미없게 만든다. 그러므로 정션 누설은 로직 소자의 경우 치명적인 소자 특성 열화를 야기 시키며, 메모리 소자의 경우 리프래쉬 특성 열화, CMOS 이미지 센서의 경우 다크 시그널(dark signal)문제를 각각 발생시키게 된다. 일반적으로 불균일한 실리사이드/Si 계면은 소자 구동시 인가되는 전기장의 집중을 야기시켜 누설 전류 소스가 된다.

따라서 본 발명은 실리사이드 영역이 될 영역의 실리콘 원자수를 증가시켜 코발트(Co) 원자의 이동을 억제시키므로써 코발트와 실리콘(Si)과의 완만한 반응이 이루어지도록 하여 상기한 단점을 해소할 수 있는 반도체 소자 제조 방법을 제공하는 데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 형성 방법은 게이트 전극 양측의 실리콘 기판에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계와,

상기 게이트 전극 및 소오스/드레인에 실리콘 이온을 주입하는 단계와,

전체 상부면에 금속층을 형성한 후 열처리하여 금속과 실리콘의 반응에 의해 상기 게이트 전극 및 소오스/드레인의 표면부에 실리사이드층이 형성되도록 하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 형성 방법을 상세히 설명하기로 한다.

도 2a 및 도 2d는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위한 위한 단면도이다.

도 2a를 참조하면, 실리콘 기판(11) 상에 게이트 산화막(12), 게이트 전극(13) 및 절연막 스페이서(14)를 형성한 후 게이트 전극(13) 양측부의 실리콘 기판(11)에 불순물 이온을 주입하여 소오스/드레인(15)을 형성한다. 소오스/드레인(15)에 주입된 불순물 이온을 활성화시키기 위해 열처리한 상태에서 소오스/드레인(15)에 실리콘(Si) 이온을 주입한다. 노출된 실리콘 기판(1) 상에 예를 들어, 코발트(Co)와 같은 금속(16)을 증착한 후 열처리한다. 이 때 코발트(Co) 원자는 열적 평형 상태를 유지하기 위해 실리콘 기판(11) 방향으로 이동하여 실리콘(Si)과 결합하는데, 종래와 달리 부족한 실리콘 원자는 추가 이온 주입된 실리콘 원자에 의해 보상된다. 곡선(I)은 추가 실리콘 이온 주입에 의한 실리콘 원자 분포를 나타낸다.

도 2b는 코발트와 같은 금속 증착전 추가 실리콘 이온주입에 의해 보상된 실리콘 원자 분포(J)와 그에 따른 양호한 COSi2(K)/Si 계면을 나타낸다. 이는 추가 실리콘 이온 주입후 코발트 샐리사이드 형성을 위한 어닐시 보상된 실리콘 원자로 인해 코발트 이동 속도를 감소시켜 안정적인 Co-Si결합을 유도한 결과이다.

도 2c 는 기존의 실리콘 Rp를 쉘로우 접합 형성 후 접합 깊이에 적합하게 제어하는 상태를 나타내는 도면이다. 기존의 실리콘 Rp보다 표면방향으로 이동한 실리콘 Rp를 보여 준다. 도 2c 에서 곡선(L)은 기존의 Rp에서 표면 방향으로 이동된 실리콘 원자 분포를 나타낸다.

도 2d 는 기존의 실리콘 Rp를 제어하여 제어된 실리콘 Rp만큼 코발트 샐리사이드의 두께를 제어한 모습이다. 이는 기존 코발트의 두께로 코발트 샐리사이드 두께를 제어하는 것에 비해 코발트 샐리사이드 형성을 위한 어닐시 코발트 원자의 속도를 제어함으로써 완만한 CoSi/Si 계면을 구현함과 동시에 코발트 샐리사이드의 두께를 제어할 수 있다. 이와 같은 실리사이드화에 의해 소오스/드레인(15)의 표면부에 실리사이드층(16a)이 형성된다. 곡선(F)은 추가 실리콘 이온 주입 Rp를 제어하여 재분포된 실리콘 원자 분포를 나타낸다.

코발트(Co)를 증착하기 전에 실리콘(Si) 이온을 주입함으로써 실리사이드화를 위한 열처리 과정에서 부족한 실리콘(Si) 원자가 보충되기 때문에 코발트(Co)와 실리콘(Si)의 안정적인 결합이 이루어지고, 이에 따라 실리사이드층(16a)의 계면이 양호한 형태를 갖게 된다. 본 발명은 실리콘(Si) 이온 주입에 의해 실리콘(Si)의 량이 보상되도록 함으로써 후속 열처리 과정에서 코발트(Co)의 이동속도가 감소되고, 이에 따라 코발트(Co)와 실리콘(Si)의 안정적인 결합이 이루어져 코발트 실리사이드(CoSi) 및 실리콘(Si)의 계면이 양호한 형태를 갖게 된다.

도 3a 내지 도 3e는 본 발명이 적용된 실시예를 설명하기 위한 단면도로서, 트랜지스터의 제조 과정을 예로 들어 설명한다.

도 3a를 참조하면, 실리콘 기판(21) 상에 게이트 산화막(22) 및 게이트 전극(23)을 형성한 후 LDD 이온 주입을 실시한다. 게이트 전극(23)의 측벽에 절연막 스페이서(24)를 형성한 후 게이트 전극(23) 양측부의 실리콘 기판(21)에 불순물 이온을 주입하고 열처리하여 소오스/드레인(25)을 형성한다. NMOS인 경우 As, P, Sb 등이 30 내지 100KeV의 에너지, 1E14 내지 1E16 atoms/㎠의 도즈량으로 주입되며, PMOS인 경우 B, BF₂, In 등이 5K 내지 50KeV의 에너지, 1E14 내지 1E16 atoms/㎠의 도즈량으로 주입된다.

도 3b를 참조하면, 전체 상부면에 마스크층(26)을 형성한 후 비 샐리사이드 영역 구현을 위해 소정의 마스크를 이용한 사진 공정을 통해 마스크층(26) 상에 감광막 패턴(27)을 형성한다.

도 3c를 참조하면, 감광막 패턴(27)을 마스크로 이용한 식각 공정으로 마스크층(26)을 패터닝하여 비 샐리사이드 영역의 게이트 전극(23)과 소오스/드레인(25)을 노출시킨 다음 감광막 패턴(27)을 제거하고, 노출된 부분의 게이트 전극(23)과 소오스/드레인(25)에 실리콘(Si) 이온을 주입한다. 실리콘(Si) 소스로는 SiF₄(가스 상태), Si(고체 상태) 등이 사용하며, 5K 내지 100KeV의 에너지, 1E13 내지 1E16 atoms/㎠의 도즈량으로 주입하는데, 일반적인 이온주입 방법이나 플라즈마 이머즌(Plasma immersion) 방법으로 형성될 실리사이드층과 실리콘의 계면에 실리콘(Si) 이온이 분포되도록 주입한다.

도 3d를 참조하면, 100 내지 130℃의 온도에서 전체 상부면에 코발트(Co)와 같은 금속을 80 내지 150Å의 두께로 증착하여 금속층(28)을 형성한 후 100 내지 130℃의 온도에서 금속층(28) 상에 Ti, TiN과 같은 금속을 100 내지 300Å의 두께로 증착하여 캡핑층(29)을 형성한다.

도 3e를 참조하면, 1차 열처리를 실시하여 상기와 같은 본 발명의 원리에 의해 게이트 전극(23)과 소오스/드레인(25)의 표면부에 실리사이드층(28a)이 각각 형성되도록 한다. 이후 캡핑층(29) 및 반응하지 않고 잔류된 금속층(28)을 선택적 습식 식각 방법으로 제거하고 2차 열처리를 실시한다.

1차 열처리는 400 내지 500℃의 온도에서 30 내지 100초(sec)동안 실시하되, 램프업(Ramp up) 비율은 60 내지 150℃/초(sec)가 되도록 한다.

습식 식각은 SC-1(NH₄OH 혼합용액)을 이용하는 경우 5 내지 20분동안 실시하며, SC-2(HCl)을 이용하는 경우 1 내지 10분동안 실시한다.

또한, 2차 열처리는 600 내지 800℃의 온도에서 10 내지 60초(sec)동안 실시하되, 램프업(Ramp up) 비율은 60 내지 150℃/초(sec)가 되도록 한다.

본 발명은 코발트(Co) 원자의 이동을 제어하여 실리콘(Si)과의 완만한 반응이 이루어지도록 함으로써 코발트(Co)와 실리콘(Si)의 안정된 결합에 의해 양호한 계면 특성을 갖도록 한다.

상술한 바와 같이 본 발명은 실리콘(Si) 이온을 주입한 후 코발트(co)를 증착하고 실리사이드화를 위한 열처리를 실시한다. 실리콘(Si) 이온 주입에 따른 실리콘(Si) 원자의 증가에 의해 소스/드레인 영역에서의 실리콘(Si) 원자의 분포가 증가되고, 이에 따라 코발트(Co)의 안정적인 이동을 통해 실리콘(Si)과의 결합이 이루어지므로 양호한 계면 특성을 갖게 된다. 따라서 코발트 실리사이드(CoSi₂)와 실리콘(Si)의 균일한 계면 형성으로 인해 접합누설이 방지되고, 이에 따라 소자의 전기적 특성이 향상된다.

본 발명은 0.2㎛ 이하의 아주 얕은 접합을 갖는 반도체 소자의 제조에 효과적으로 작용될 수 있으며, 특히, 90㎚ 고속 논리소자, 65㎚ 메모리 소자, 기존의 0.1㎛ 이상의 접합 깊이를 갖는 CMOS 이미지 센서나 논리소자에 포함되는 디램(Merged Planar DRAM)의 제조 공정에 추가 장비의 투자없이 적용할 수 있다.

도 1a 내지 도 1d는 종래 반도체 소자 제조 방법을 설명하기 위한 단면도.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도.

도 3a 내지 도 3e는 본 발명의 실시예를 설명하기 위한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1, 11, 21: 실리콘 기판 2, 12, 22: 게이트 산화막

3, 13, 23: 게이트 전극 4, 14, 24: 절연막 스페이서

5, 15, 25: 소오스/드레인 6, 16, 28: 금속

6a, 16a, 28a: 실리사이드층 26: 마스크층

27: 감광막 패턴 29: 캡핑층

Claims (12)

1. 게이트 양측의 실리콘 기판에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계;

   상기 게이트 전극 및 소오스/드레인에 SiF₄ 또는 Si를 소스로 사용하여 실리콘 이온을 주입하는 단계;

   전체 상부면에 금속층 및 캡핑층을 형성한 후 1차 열처리를 실시하여 금속과 실리콘의 반응에 의해 상기 게이트 전극 및 소오스/드레인의 표면부에 실리사이드층이 형성되도록 하는 단계; 및

   상기 캡핑층 및 미반응 금속층을 제거한 후 2차 열처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서, 상기 실리콘 이온은 상기 실리사이드층과 실리콘의 계면에 분포되도록 주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
3. 제 1 항에 있어서, 상기 실리콘 이온은 5K 내지 100KeV의 에너지 및 1E13 내지 1E16 atoms/㎠의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제 1 항에 있어서, 상기 금속층은 코발트로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
5. 제 4 항에 있어서, 상기 코발트는 100 내지 130℃의 온도에서 80 내지 150Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
6. 삭제
7. 제 1 항에 있어서, 상기 캡핑층은 Ti 또는 TiN으로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
8. 제 1 항에 있어서, 상기 캡핑층은 100 내지 130℃의 온도에서 100 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
9. 제 1 항에 있어서, 상기 1차 열처리는 400 내지 500℃의 온도에서 30 내지 100초동안 실시하되, 램프업 비율은 60 내지 150℃/초가 되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
10. 삭제
11. 제 1 항에 있어서, 상기 금속층은 SC-1 또는 SC-2를 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
12. 제 1 항에 있어서, 상기 2차 열처리는 600 내지 800℃의 온도에서 10 내지 60초동안 실시하되, 램프업 비율은 60 내지 150℃/초가 되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.