KR20030055391A - 반도체소자의 실리사이드층 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 실리사이드층 형성방법에 관한 것으로, 실리사이드 공정시 유발될 수 있는 소자의 전기적 특성 열화를 최소화시키기 위하여, 반도체기판 상에 게이트전극 및 불순물 접합영역이 구비되는 트랜지스터를 형성하고 상기 반도체기판 상에 상기 불순물 접합영역이 노출되는 콘택홀이 형성되는 하부절연층을 형성한 다음, 상기 불순물 접합영역에 접속되는 고융점 금속층을 전체표면상부에 형성하고 상기 반도체기판을 두 차례에 걸쳐 고 승강 열처리한 다음, 고속으로 온도를 하강시켜 콘택홀 저부의 불순물 접합영역에 실리사이드층을 형성하고 미 반응된 고융점 금속층을 제거하는 공정으로 반도체소자의 전기적 특성 열화를 최소화시키고 그에 따른 소자의 고속화를 가능하게 하는 기술이다.
Description
본 발명은 반도체 소자의 실리사이드층 형성 방법에 관한 것으로, 특히 CMOS 소자의 고집적화에 따른 동작 특성을 향상시키기 위하여 폴리실리콘 게이트보다 20 배 이상 저항을 감소시킴으로써 비정항이 작고, 화학적으로 안정하며 결함층이 생기는 위치보다 아래에 존재하는 실리사이드층을 형성하는 기술에 관한 것이다.
실리사이드 ( silicide ) 는 소오스/드레인 영역이나 poly-si 게이트보다 20배 이상 저항이 낮아 CMOS 소자가 Scaling down 되면서 필수적으로 적용되는 구조로서, 반도체 소자의 동작 특성을 나타내는 중요한 것 중의 하나인 동작속도를 향상시키는 것이다.
상기 실리사이드층 방법은 금속박막을 증착시키고 열처리하면 silicide 가 형성되며, 비저항이 작고, 화학적으로 안정하고 결함층이 생기는 위치보다 아래에 존재하기 때문에 대부분의 콘택 공정에 사용되고 있다.
반도체소자가 집적화됨에 따라 게이트 하부에 존재하는 채널 저항 이외에 기생적으로 존재하는 저항의 성분이 증가하게 되어 소자의 성능을 저하시키기 때문에 실리콘보다 저항이 낮은 실리사이드층을 소오스/드레인 영역이나 poly-si 게이트에 형성하여 반도체소자를 형성하였다.
종래의 silicide 층 형성공정은 Ti 나 Co 같은 금속이 Si 과 반응하도록 Furnace 에서 Anneal 하여 실시하였으며, 최근 몇 년 사이에 RTA 장비의 보급으로 인해 RTP를 통하여 실시하였다.
RTA 공정시 1차 열처리 공정은 낮은온도에서 실시하며, Ti 의 경우 C49-TiSi2, TiSi의 상, Co 의 경우 CoSi 와 같은 상이 존재하게 된다. 이때, 상기 Ti 와 Co 두 금속의 전기 비저항은 100μΩ 정도로 매우 높다.
그리고, 2차 열공정을 실시하여 비저항을 낮추되, 800 ∼ 900 ℃ 의 높은 온도에서 약 20℃/sec의 승온속도로 열처리를 하여 결정질의 C54-TiSi2 상이나 CoSi2상을 형성한다.
상기 실리사이드 공정시, 다소 높은 온도 및 낮은 승온속도로 인하여 silicide 입자와 Si 이 만나는 grain boundary 부근에서 애그로머레이션 ( agglomeration ) 이라 불리는 열화현상이 발생하게 되고, 단위 두께의 Ti 나 Co 이 Si 과 반응하여 TiSi2 나 CoSi2 로의 순차적인 반응이 일어날 때 Ti의 경우 약 2.2배, Co의 경우 3.6배의 기판소모가 일어난다.
특히, CoSi2 의 경우 TiSi2 보다 50%이상 두껍게 기판 소모가 유발되어 소오스/드레인 영역에서 Si의 다이오드 접합 계면과 물리적 거리를 가깝게 한다. 이는 과다한 접합누설전류의 원인이 된다.
상기한 바와같이 종래기술에 따른 반도체소자의 실리사이드층 형성방법은, Co 를 이용하여 실리사이드층을 형성하는 경우 많은 기판 소모로 인하여 과다한 접합누설전류를 유발함으로써 실리사이드의 특성을 열화시키는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, Ti 와 Co 를 실리사이드층의 소오스 물질로 사용하여 실리사이드층을 형성할 때 소자의 전기적 특성을 향상시켜 접합누설전류를 감소시키고 고온 열안정성을 확보할 수 있는 반도체소자의 실리사이드층 형성방법을 제공하는데 그 목적으로 한다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 실리사이드층 형성 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 반도체기판13 : 게이트산화막
15 : 게이트전극17 : 불순물 접합영역
19 : 절연막 스페이서23 : 하부절연층
25 : 콘택홀 27 : 고융점 금속층
29 : 실리사이드층 31 : 콘택플러그
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 실리사이드층 형성방법은,
(a) 반도체기판 상에 게이트전극 및 불순물 접합영역이 구비되는 트랜지스터를 형성하는 공정과,
(b) 상기 반도체기판 상에 상기 불순물 접합영역이 노출되는 콘택홀이 형성되는 하부절연층을 형성하는 공정과,
(c) 상기 불순물 접합영역에 접속되는 고융점 금속층을 전체표면상부에 형성하는 공정과,
(d) 상기 반도체기판을 두 차례에 걸쳐 고 승강 열처리하고 고속으로 온도를 하강시켜 콘택홀 저부의 불순물 접합영역에 실리사이드층을 형성하는 공정과,
(e) 상기 (d) 의 공정으로 미 반응된 고융점 금속층을 제거하는 공정을 포함하는 것과,
(a) 의 상기 불순물 접합영역이 n-type 일 경우 1E15∼3E15 ions/㎠ 도즈량의 As75를 15∼30 KeV 이온 주입 에너지로 형성하고, p-type 일 경우 1E15∼3E15 ions/㎠ 도즈량의 BF2를 10∼20 KeV 이온주입에너지로 형성하는 것과,
(c) 의 상기 고융점 금속층은 Ti 나 Co 중에서 한가지를 사용하는 것과,
(d) 의 상기 고 승강 열처리공정은 승온 속도를 달리하는 제1열처리공정과 제2열처리공정을 연속적으로 실시하되,
상기 제1열처리공정은 600 ℃ 까지 20 ∼ 50 ℃/sec 의 승온속도로 실시하고
상기 제2차 열처리 공정은 800 ∼ 900℃ 까지 200 ∼ 300 ℃/sec 의 승온속도로 실시하는 것과,
(d) 에서 반도체기판의 고속 온도 하강 공정은 700 ℃ 까지 70∼90 ℃/sec 의 속도로 실시하는 것과,
(e) 의 미 반응된 고융점 금속층은 H2SO4 나 NH4OH 용액 중에서 한가지를 이용하여 제거하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 실리사이드층 형성방법은,
반도체기판 상의 게이트전극에 실리사이드층이 구비되는 트랜지스터를 형성하고 후속공정으로 청구항 1 의 방법을 실시하는 것을 제2특징으로 한다.
한편, 본 발명의 원리는 다음과 같다.
종래의 silicide 공정은 Ti 나 Co 같은 금속과 Si 의 반응을 RTP공정으로 silicidation 시켜 contact의 저항을 얻는 것이다.
그러나, 종래의 실리사이드 공정은, 낮은 승온속도로 진행되기 때문에 실리콘기판의 깊은 하부까지 반응이 일어나 기판 하부의 접합깊이까지 실리사이드화되어 많은 기판 소모를 가져온다.
그로 인하여, 실제 유료 접합 계면의 폭은 작아지게 되고, 아주 작은 소자에서의 얕은 접합의 형성을 어렵게 하며 접합 누설전류가 크게 되어 소자의 전기적 특성을 열화시킨다.
따라서, 본 발명은 이를 개선하기 위해 Spike RTA 장비를 이용한 높은 승강(ramp-up : 300℃/sec) 및 하강(80℃/sec) 속도와 공정온도의 조절을 통해 비정질 상에서 결정질 상으로 전이를 용이하게 하고, 실리콘 기판으로 깊이 반응하여 주입된 불순물과의 agglomeration을 줄이며 공정온도에서의 유지시간을 적절히 조절함으로써 Ti나 Co같은 금속과 Si과의 반응을 통해 완전한 결정상의 salicidation을 하도록 하는 것이다.
그리고, 소오스/드레인 영역에서 Si다이오드 접합계면과 물리적 거리를 제어함으로써 얕은 접합을 만들 수 있고 소자의 접합누설전류 특성을 개선할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 실리사이드층 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상에 게이트전극(15)을 형성한다. 이때, 상기 게이트전극(15)은 상기 반도체기판(11)과의 계면에 게이트산화막(13)이 개재된 것이다.
그 다음, 상기 반도체기판(11) 상에 절연막 스페이서(19)가 구비되는 게이트전극(15)을 마스크로 이용하여 상기 반도체기판(11) 불순물 접합영역(17)을 형성한다.
그리고, 상기 불순물 접합영역(17)은 CMOS 를 구성하는 NMOS 와 PMOS 에 따라 n-type과 p-type 으로 형성한다.
이때, 상기 n-type의 경우 As75를 이용하여 15∼30 KeV의 이온 주입 에너지, 1E15∼3E15 ions/㎠ 의 도즈량으로 형성한다.
그리고, p-type 접합의 경우 BF2를 이용하여 10∼20KeV의 이온주입에너지, 도즈량은 1e15∼3e15 ions/㎠ 으로 하여 p-type 으로 형성한다.
도 1b를 참조하면, 전체표면상부에 하부절연층(23)을 형성하고 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 반도체기판(11)의 불순물 접합영역(17)을 노출시키는 비트라인 콘택홀(25)을 형성한다.
도 1c를 참조하면, 상기 불순물 접합영역(17)을 포함한 전체표면상부에 고융점 금속층(27)을 형성한다.
이때, 상기 고융점 금속층(27) 물질은 Ti나 Co를 사용한다.
그 다음, 상기 반도체기판(11)을 열처리하여 상기 불순물 접합영역(17) 표면, 즉 콘택홀(25) 저부에 실리사이드층(29)을 형성한다.
하되, 종래의 퍼니스 어닐링이나 RTA 공정 대신 고 승온/하강이 가능한 장비를 사용하여 실시한다.
먼저, 상기 고융점 금속층(17)인 Ti인 경우, 600℃까지는 낮은 승온속도(20∼50℃/sec)로 반응시키는 제1차 열처리 공정을 실시한다.
이때, Ti의 경우는 C49-TiSi2, TiSi, Ti 또는 Si 가 혼재되어 있는 상으로 존재하게 되며, 이때의 전기 비저항은 100μΩ.㎝ 전후의 고저항을 나타낸다.
그 다음, 상기 제1차 열처리공정시 반응하지 않아 남은 Ti 나 Co를 제2차 열처리한다. 이때, 상기 제2차 열처리 공정은 800∼900℃ 까지 200∼300℃/sec 의 승온속도로 빠르게 열처리한 것이다.
여기서, 열처리 공정온도에서의 유지시간은 거의 없이 진행한다.
또한, 상기 제1,2열처리 공정 후 온도 하강 공정은 유지시간이 없이 실시함으로써 반도체 기판으로의 깊은 확산을 방지 할 수 있다.
예를 들면, 온도 하강시 700 ℃ 까지 하강속도를 70∼90 ℃/sec 로 빠르게함으로써 silicide 입자와 Si가 만나는 그레인 바운더리 ( grain boundary ) 에서의 애그로머레이션 ( agglomeration ) 이라는 열화특성을 개선한다.
도 1d를 참조하면, 상기 고융점 금속층(27)의 미 반응된 부분을 제거한다.
여기서, 상기 고융점 금속층(27)은 Si 이 드러난 소오스/드레인, 즉 불순물 접합영역(17)에서는 silicide 반응이 일어나지만 그 외의 부분은 미 반응된다.
이때, 상기 미 반응된 고융점 금속층(27)은 H2SO4 나 NH4OH 용액을 이용하여 제거한다.
후속공정으로 상기 실리사이드층(29)를 저부로 하는 비트라인 콘택홀(25)을 매립하여 비트라인 콘택플러그(31)를 형성한다.
상기 반도체기판(11)에 접속되는 비트라인을 형성한다.
본 발명의 다른 실시예는 게이트전극 상부에 실리사이드층을 형성하고 후속공정으로 본 발명의 실시예에 같은 공정을 실시하는 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 실리사이드층 형성방법은, 반도체기판의 불순물 접합영역을 노출시키는 콘택홀을 통하여 상기 불순물 접합영역에 실리사이드층을 형성하되, 2차의 열처리공정으로 실시하고, 유지시간없이 온도를 하강시켜 소자의 전기적 특성 열화를 최소화시키고 그에 따른 반도체소자의 특성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (9)
- (a) 반도체기판 상에 게이트전극 및 불순물 접합영역이 구비되는 트랜지스터를 형성하는 공정과,(b) 상기 반도체기판 상에 상기 불순물 접합영역이 노출되는 콘택홀이 형성되는 하부절연층을 형성하는 공정과,(c) 상기 불순물 접합영역에 접속되는 고융점 금속층을 전체표면상부에 형성하는 공정과,(d) 상기 반도체기판을 두 차례에 걸쳐 고 승강 열처리하고 고속으로 온도를 하강시켜 콘택홀 저부의 불순물 접합영역에 실리사이드층을 형성하는 공정과,(e) 상기 (d) 의 공정으로 미 반응된 고융점 금속층을 제거하는 공정을 포함하는 반도체소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,(a) 상기 불순물 접합영역이 n-type 일 경우 1E15∼3E15 ions/㎠ 도즈량의 As75를 15∼30 KeV 이온 주입 에너지로 형성하고, p-type 일 경우 1E15∼3E15 ions/㎠ 도즈량의 BF2를 10∼20 KeV 이온주입에너지로 형성하는 것을 특징으로 하는 반도체소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,(c) 상기 고융점 금속층은 Ti 나 Co 중에서 한가지를 사용하는 것을 특징으로 하는 반도체소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서,(d) 상기 고 승강 열처리공정은 승온 속도를 달리하는 제1열처리공정과 제2열처리공정을 연속적으로 실시하는 것을 특징으로 하는 반도체소자의 실리사이드층 형성방법.
- 제 4 항에 있어서,상기 제1열처리공정은 600 ℃ 까지 20 ∼ 50 ℃/sec 의 승온속도로 실시하는 것을 특징으로 하는 반도체소자의 실리사이드층 형성방법.
- 제 4 항에 있어서,상기 제2차 열처리 공정은 800 ∼ 900℃ 까지 200 ∼ 300 ℃/sec 의 승온속도로 실시하는 것을 특징으로 하는 반도체소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,(d)에서 반도체기판의 고속 온도 하강 공정은 700 ℃ 까지 70∼90 ℃/sec 의 속도로 실시하는 것을 특징으로 하는 반도체소자의 실리사이드층 형성방법.
- 제 1 항에 있어서,(e) 의 미 반응된 고융점 금속층은 H2SO4 나 NH4OH 용액 중에서 한가지를 이용하여 제거하는 것을 특징으로 하는 반도체소자의 실리사이드층 형성방법.
- 반도체기판 상의 게이트전극에 실리사이드층이 구비되는 트랜지스터를 형성하고 후속공정으로 청구항 1 의 방법을 실시하는 것을 특징으로 하는 반도체소자의 실리사이드층 형성방법.
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