KR101102962B1 - 반도체 소자의 금속 실리사이드막 형성방법 - Google Patents

반도체 소자의 금속 실리사이드막 형성방법 Download PDF

Info

Publication number
KR101102962B1
KR101102962B1 KR1020040038472A KR20040038472A KR101102962B1 KR 101102962 B1 KR101102962 B1 KR 101102962B1 KR 1020040038472 A KR1020040038472 A KR 1020040038472A KR 20040038472 A KR20040038472 A KR 20040038472A KR 101102962 B1 KR101102962 B1 KR 101102962B1
Authority
KR
South Korea
Prior art keywords
film
forming
metal
semiconductor device
silicide film
Prior art date
Application number
KR1020040038472A
Other languages
English (en)
Other versions
KR20050112995A (ko
Inventor
김의식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040038472A priority Critical patent/KR101102962B1/ko
Publication of KR20050112995A publication Critical patent/KR20050112995A/ko
Application granted granted Critical
Publication of KR101102962B1 publication Critical patent/KR101102962B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 금속 실리사이드막 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판상에 게이트 산화막, 게이트 전극, 스페이서를 형성한 후 상기 반도체 기판 내부에 소스/드레인 영역을 형성하는 단계, 상기 소스/드레인 영역을 형성하는 단계가 진행된 결과물 전면에 블로킹막을 형성한 후 실리사이드막이 형성될 영역에 형성된 블로킹막을 제거하는 단계, 상기 결과물에 금속막 및 제1 절연막을 순차적으로 형성하는 단계, 상기 결과물 전면에 제1 열처리 공정을 수행하여 상기 게이트 전극 상부의 금속막 및 상기 소스/드레인 영역상의 금속막을 금속 모노 실리사이드막으로 형성하는 단계, 상기 제1 절연막을 제거하고, 상기 게이트 전극 상부의 금속막 및 상기 소스/드레인 영역상의 금속막을 제외한 영역의 금속막을 제거하는 단계, 상기 결과물 전면에 제2 절연막을 형성하는 단계, 상기 결과물 전면에 비정질 이온을 사용한 이온주입공정을 수행하여, 상기 금속 모노 실리사이드막의 표면상에 비정질 금속 실리사이드막을 형성하는 단계 및 상기 비정질 금속 실리사이드막이 형성된 결과물 전면에 제2 열처리 공정을 수행하여 상기 금속 모노 실리사이드막에 금속 디 실리사이드막으로 형성하는 단계를 포함한다.
금속 실리사이드막

Description

반도체 소자의 금속 실리사이드막 형성방법{Method of forming metal silicide layer in semiconductor device}
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 금속 실리사이드막 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 14: 게이트 전극
20: 블로킹막 22: 코발트막
24: 티타늄 질화막 26: 코발트 모노 실리사이드막
28: 층간 절연막 30: 비정질 코발트 실리사이드막
32: 코발트 디 실리사이드막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속실리사이드막 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조방법에 있어서, 반도체 소자의 소스/드레인 영역에 형성되는 금속 실리사이드막의 형성 목적은, 소자의 하부에 구현된 단위 트랜지스터와 상부의 금속배선의 콘택 저항을 감소시킴으로써 소자의 RC특성개선에 따른 소자의 속도 향상을 위함이다.
그러나 소스/드레인 영역은 코발트 실리사이드막의 형성만으로 콘택 부위의 금속 플러그와 실리사이드 사이에 금속-금속 오믹 콘택을 형성하여, 콘택저항을 감소시키게 되는 문제점이 있다.
한편, 금속 실리사이드막 형성시 소스/드레인 영역에서의 도펀트들의 농도 분포가 일정하지 않아, 소자 특성 저하를 가져오는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 금속실리사이드막 형성시 소스/드레인 영역에서의 도펀트들의 농도분포를 일정하게 하여, 반도체 소자의 특성 저하를 방지할 수 있도록 하는 반도체 소자의 금속 실리사이드막 형성방법에 관한 것이다.
상술한 목적을 달성하기 위한 본 발명의 사상은 실리사이드막이 형성될 영역과 실리사이드막이 형성되지 않을 영역이 구비된 반도체 기판상의, 소정 영역에 게 이트 산화막 및 게이트 전극을 각각 형성하고, 상기 게이트 산화막 및 게이트 전극 측벽에 스페이서를 형성한 후 상기 반도체 기판 내부에 소스/드레인 영역을 형성하는 단계, 상기 소스/드레인 영역을 형성하는 단계가 진행된 결과물 전면에 블로킹막을 형성하는 단계, 상기 실리사이드막이 형성될 영역에 형성된 블로킹막을 제거하는 단계, 상기 결과물 전면에 금속막 및 제1 절연막을 순차적으로 형성하는 단계, 상기 금속막 및 제1 절연막이 형성된 결과물 전면에 제1 열처리 공정을 수행하여 상기 게이트 전극 상부의 금속막 및 상기 소스/드레인 영역상의 금속막을 금속 모노 실리사이드막으로 형성하는 단계, 상기 제1 절연막을 제거하고, 상기 게이트 전극 상부의 금속막 및 상기 소스/드레인 영역상의 금속막을 제외한 영역의 금속막을 제거하는 단계, 상기 결과물 전면에 제2 절연막을 형성하는 단계, 상기 제2 절연막이 형성된 결과물 전면에 비정질 이온을 사용한 이온주입공정을 수행하여, 상기 금속 모노 실리사이드막의 표면상에 비정질 금속 실리사이드막을 형성하는 단계 및 상기 비정질 금속 실리사이드막이 형성된 결과물 전면에 제2 열처리 공정을 수행하여 상기 금속 모노 실리사이드막에 금속 디 실리사이드막으로 형성하는 단계를 포함한다.
상기 금속막은 코발트막인 것이 바람직하고, 상기 코발트막은 25~ 550℃ 정도의 온도, 1e-2 torr ~ 1e-4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 70~ 150Å 정도의 두께로 형성하는 것이 바람직하다.
상기 코발트막은 DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것이 바람직하고, 상기 제1 절연막은 티타늄 질화막인 것이 바람직하다.
상기 티타늄 질화막은 25~ 400℃ 정도의 온도, 1e2 torr ~ 1e4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 100~ 500Å 정도의 두께로 형성하는 것이 바람직하다. 상기 티타늄 질화막은 DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것이 바람직하다. 상기 제1 열처리 공정은 430~ 530℃ 정도의 온도, 10~ 60초 정도의 시간, 10~ 1000 sccm 정도의 N2 분위기, 10~ 1000 sccm 정도의 Ar 분위기, 10~ 1000 sccm 정도의 H2 분위기, 10~ 1000 sccm정도의 He 분위기의 공정조건으로 수행되는 RTP(rapid thermal process)어닐 공정인 것이 바람직하다. 상기 제2 절연막은 300~ 700℃ 정도의 온도, 100~ 500Å 정도의 두께에서 형성하는 것이 바람직하다.
상기 제2 절연막은 LP- CVD 법 또는 PE-CVD법 중 어느 하나로 형성하는 것이 바람직하다.
상기 소스/드레인 영역은 P형 소스/드레인 영역 또는 N형 소스/드레인 영역 중 어느 하나로 형성하는 것이 바람직하다.
상기 P형 소스/드레인 영역은 탄소를 이온주입 공정시 비정질이온으로 사용하는 것이 바람직하다.
상기 이온주입 공정은 5~ 100KeV 정도의 에너지, 1E13~ 1E16 atom/㎠ 정도의 도즈를 가지는 공정조건으로 수행하는 것이 바람직하다.
상기 N형 소스/드레인 영역은 N2, Ge, Ar, Co 및 Ti중 어느 하나를 이온주입 공정시 비정질이온으로 사용하는 것이 바람직하다.
상기 이온주입 공정은 10~ 100KeV 정도의 에너지, 1E14~ 1E16 atom/㎠ 정도의 도즈를 가지는 공정조건으로 수행하는 것이 바람직하다.
상기 제2 열처리 공정은 650~ 800℃ 정도의 온도, 5~ 30초 정도의 시간, 10~ 1000 sccm 정도의 N2 분위기, 10~ 1000 sccm 정도의 Ar 분위기, 10~ 1000 sccm 정도의 H2 분위기, 10~ 1000 sccm정도의 He 분위기의 공정조건으로 수행되는 RTP(rapid thermal process)어닐 공정인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 7은 본 발명의 바람직한 일실시예에 따른 반도체 소자의 실리사이드막 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘 재질의 반도체 기판(10) 상에 산화막 및 게이트 전극용 폴리 실리콘막을 형성한 후 이 막질들을 패터닝하여, 게이트 산화막(12) 및 게이트 전극(14)을 형성한다. 이어서, 상기 게이트 전극(14)이 형성된 결과물 전면에 질화막을 형성한 후 에치백과 같은 식각공정을 통해 게이트 전극(14)의 측벽에 스페이서(16)를 형성한다. 상기 단계들로 형성된 결과물 전면에 이온주입공정을 수행하여, 반도체 기판(10) 내부에 소스/드레인 영역(18)을 형성한다.
상기 소스/드레인 영역(18)은 이온 주입 공정시 P형 이온이 주입되면 P형 소스/드레인 영역이 형성되고, N형 이온이 주입되면 N형 소스/드레인 영역이 형성된다. 본 발명의 바람직한 실시예에서는 상기 P형 이온으로 BF2를 사용하고, 상기 N형 이온으로 비소(As)를 사용한다.
도 2를 참조하면, 상기 소스/드레인 영역(18)이 형성된 결과물 전면에 실리사이드 공정을 진행하기 위한 질화막 재질의 블로킹막(blocking layer: 20)을 형성한다. 이어서, 상기 블로킹막(20)상에 실리사이드막이 형성될 영역(B)이 노출되도록 하기 위해, 실리사이드막이 형성되지 않을 영역(A)상에 포토레지스트 패턴(PR)을 형성한다. 이 패턴을 식각마스크로 식각공정을 수행하여, 상기 실리사이드막이 형성될 영역상의 블로킹막(20)을 제거하고, 상기 실리사이드막이 형성될 영역(B)이 노출되도록 한다.
도 3을 참조하면, 상기 결과물 전면에 이후 공정을 통해 실리사이드막이 될 코발트(Co: 22)막 및 이후 형성될 실리사이드막의 이상산화 방지를 위한 캡핑막으 로써 티타늄 질화(TiN)(24)막을 형성한다. 상기 코발트막(22)은 25~ 550℃ 정도의 온도, 1e-2 torr ~ 1e-4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 70~ 150Å 정도의 두께로 형성한다. 또한, 상기 코발트막(22)은 DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것이 바람직하다.
상기 티타늄 질화막(24)은 25~ 400℃ 정도의 온도, 1e2 torr ~ 1e4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 100~ 500Å 정도의 두께로 형성한다. 또한, 상기 티타늄 질화막(24)은 DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 결과물에 제1 열처리 공정을 수행하여 상기 실리사이드막이 형성될 영역(B)의 게이트 전극(14) 및 소스/드레인 영역(18) 상에 코발트 모노 실리사이드막(cobalt-mono-silicide layer)(26G, 26D, 26S)을 각각 형성한다.
상기 제1 열처리 공정은 RTP(rapid thermal process)어닐 공정으로써, 본 공정은 430~ 530℃ 정도의 온도, 10~ 60초 정도의 시간, 10~ 1000 sccm 정도의 N2 분위기, 10~ 1000 sccm 정도의 Ar 분위기, 10~ 1000 sccm 정도의 H2 분위기, 10~ 1000 sccm정도의 He 분위기의 공정조건에서 수행된다.
도 5를 참조하면, 상기 결과물의 상기 티타늄 질화막(24), 상기 반응하지 않은 코발트막(22)을 제거한다. 따라서 실리사이드막이 형성되지 않은 영역(A)에는 블로킹막(20)이 노출되고, 실리사이드막이 형성되는 영역(B)에는 게이트 전극(14) 및 소스/드레인 영역(18) 상에 형성된 코발트 모노 실리사이드막(26G, 26D, 26S)이 노출된다.
도 6을 참조하면, 상기 결과물 전면에 질화막 재질의 층간 절연막(28)을 형성한다. 상기 층간 절연막(28)은 300~ 700℃ 정도의 온도, 100~ 500Å 정도의 두께에서 형성되며, LP- CVD 법 또는 PE-CVD법 중 어느 하나로 형성된다. 이어서, 상기 결과물 전면에 비정질 이온을 사용한 이온주입공정을 수행하여, 상기 코발트 모노 실리사이드막(26G, 26D, 26S)의 표면상에 비정질 코발트 실리사이드막(30G, 30D, 30S)을 형성한다.
상기 소스/드레인 영역형성 공정시 P형 소스/드레인 영역이 형성되었으면, 탄소(C)를 주입해야 하고, N형 소스/드레인영역이 형성되었으면, N2, Ge, Ar, Co, Ti중 어느 하나를 주입해야 한다.
또한, 상기 P형 소스/드레인 영역에 탄소이온을 통해 수행되는 이온주입공정은 5~ 100KeV 정도의 에너지, 1E13~ 1E16 atom/㎠ 정도의 도즈를 가지는 공정조건을 가진다. 상기와 같은 공정조건을 통해 이온주입공정이 수행되면 10~ 1000Å 정도의 이온주입 깊이를 가지게 된다.
한편, 상기 N형 소스/드레인 영역에 N2, Ge, Ar, Co, Ti중 어느 하나의 이온을 통해 수행되는 이온주입공정은 10~ 100KeV 정도의 에너지, 1E14~ 1E16 atom/㎠ 정도의 도즈를 가지는 공정조건을 가진다. 상기와 같은 공정조건을 통해 이온주입공 정이 수행되면 100~ 1000Å 정도의 이온주입 깊이를 가지게 된다.
도 7을 참조하면, 상기 결과물에 제2 열처리 공정을 수행하여 코발트 모노 실리사이드막(26G, 26D, 26S)에 코발트 디-실리사이드막(cobalt-di-silicide layer)(32G, 32D, 32S)을 각각 형성함으로써, 본 공정을 완료한다. 상기 제2 열처리 공정은 RTP(rapid thermal process)어닐 공정으로써, 본 공정은 650~ 800℃ 정도의 온도, 5~ 30초 정도의 시간, 10~ 1000sccm 정도의 N2 분위기, 10~ 1000sccm 정도의 Ar 분위기, 10~ 1000sccm 정도의 H2 분위기, 10~ 1000sccm정도의 He 분위기의 공정조건에서 수행된다.
종래 기술에 따른 반도체 소자의 실리사이드막 형성 공정시에는, 도펀트들이 일정한 농도로 분포되어 있는 P형 소스/드레인 영역에 코발트 실리사이드막이 형성되면, P형 이온 주입시 형성된 도펀트 분포영역을 코발트 실리사이드막이 잠식하게 된다. P형 소스/드레인 영역을 형성하기 위해 주입된 BF2이온은 도 8에 도시된 바와 같이, B와 F가 분리되어 코발트 실리사이드막(SIL1) 형성시 혹은 형성 후 후속 열처리 공정에 의해 재분포가 일어나 B는 코발트 실리사이드막 표면으로 확산하고, F는 코발트 실리사이드막 및 반도체 기판의 계면에 쌓이게 되어, 코발트 실리사이드막 및 반도체 기판의 계면의 표면 거칠기(roughness)를 증가시키게 하였다. 그래서 이로 인해 실제 소자 구현 후 소자 특성에 중요한 P+ 활성영역 N웰 졍션 누설 전류(Nwell junction leakage current)특성의 열화를 야기시키는 문제점이 있었다.
따라서 상기와 같은 문제점들을 해결하기 위해 본 발명의 단계들을 수행함으 로써, 도 9에 도시된 바와 같이 상기 주입된 탄소이온을 통해 C-F가 결합된 CFX가 B와 함께 실리사이드막 표면방향으로 모두 확산하고 있어, 상기 코발트 실리사이드막 및 반도체 기판 계면의 표면 거칠기가 증가되는 것을 방지하여, 평탄화된 코발트 실리사이드막/반도체 기판의 계면을 확보할 수 있게 되어, 향상된 졍션 누설전류(Junction leakage current)특성을 확보할 수 있고, 고속 로직 소자의 특성향상을 꾀할 수 있는 효과가 있다. 또한, 비정질 이온주입공정이 적용된 질화막인 층간 절연막은 종래의 코발트 실리사이드막질보다 다공성막질 특성을 갖게 되어, 질화막의 고유한 성질인 반도체 기판에 물리적 스트레스를 인가하는 특성이 약해져 소자의 신뢰성향상에 기여할 수 있는 효과를 가지게 된다.
한편, 종래기술에 따른 반도체 소자의 실리사이드막 형성 공정시에는, 도펀트들이 일정한 농도로 분포되고 있는 N형 소스/드레인영역에 코발트 실리사이드막이 형성되면, N형 이온의 주입시 형성된 도펀트 분포영역을 코발트 실리사이드막이 잠식하게 된다. 도 10에 도시된 바와 같이, 그레인 바운더리(grain boundary)가 코발트 실리사이드막(SIL2) 하부부터 표면까지 연결되어 있어 As 이온이 하부의 코발트 실리사이드막/반도체 기판 계면방향 뿐만 아니라 반도체 기판의 표면까지 확산되어 As 이온의 손실이 있게 된다. 즉, N형 소스/드레인 영역(S/D)을 형성하기 위해 주입된 As 이온은 코발트 실리사이드막의 형성시 혹은 형성후 후속 열처리공정에 의해 재분포가 일어나 코발트 실리사이드막(SIL2) 표면으로 확산하고, 나머지는 코발트 실리사이드막/반도체 기판 계면에 쌓이게 되어, 실제 N형 이온주입농도보다 부족한 농도를 가지게 된다. 그래서 상기 As 이온의 손실로 인해 코발트 실리사이드막/반도체 기판 인터페이스에 도펀트 공핍을 야기시켜 콘택 저항 열화를 발생시키는 문제점이 있다.
따라서 상기와 같은 문제점들을 해결하기 위해 본 발명의 단계들을 수행함으로써, 도 11에 도시된 바와 같이 반도체 기판 표면에 비정질층을 가진 코발트 실리사이드막(30S)이 형성되어, 코발트 실리사이드 표면으로 As 원자가 확산되는 것을 억제하고, 후속 열처리 공정에 의해 As 이온이 코발트 실리사이드막 계면을 재확산되도록 하였다. 따라서 코발트 실리사이드막 형성시 혹은 후속 열처리공정에 의한 As 이온의 표면방향 혹은 반도체 기판 방향 중 코발트 실리사이드막 계면으로 우선적으로 이동시켜 콘택 저항특성을 향상함으로써, 금속배선과 트랜지스터와 같은 단위소자사이의 콘택저항 특성에 관계되는 RC 딜레이특성 향상 및 고속 로직 소자의 특성향상을 꾀할 수 있는 효과가 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 금속실리사이드막 형성시 소스/드레인 영역에서의 도펀트들의 농도분포를 일정하게 하여, 반도체 소자의 특성 저하를 방지할 수 있도록 하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속 한다 할 것이다.

Claims (17)

  1. 실리사이드막이 형성될 영역과 실리사이드막이 형성되지 않을 영역이 구비된 반도체 기판상의, 소정 영역에 게이트 산화막 및 게이트 전극을 각각 형성하고, 상기 게이트 산화막 및 게이트 전극 측벽에 스페이서를 형성한 후 상기 반도체 기판 내부에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역을 형성하는 단계가 진행된 결과물 전면에 블로킹막을 형성하는 단계;
    상기 실리사이드막이 형성될 영역에 형성된 블로킹막을 제거하는 단계;
    상기 결과물 전면에 금속막 및 제1 절연막을 순차적으로 형성하는 단계;
    상기 금속막 및 제1 절연막이 형성된 결과물 전면에 제1 열처리 공정을 수행하여 상기 실리사이드막이 형성될 영역에 형성된 게이트 전극 상부의 금속막 및 상기 소스/드레인 영역상의 금속막을 금속 모노 실리사이드막으로 형성하는 단계;
    상기 제1 절연막을 제거하고, 상기 금속 모노 실리사이드막이 되지 못한 금속막을 제거하는 단계;
    상기 결과물 전면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막이 형성된 결과물 전면에 비정질 이온을 사용한 이온주입공정을 수행하여, 상기 금속 모노 실리사이드막의 표면상에 비정질 금속 실리사이드막을 형성하는 단계; 및
    상기 비정질 금속 실리사이드막이 형성된 결과물 전면에 제2 열처리 공정을 수행하여 상기 금속 모노 실리사이드막에 금속 디 실리사이드막으로 형성하는 단계를 포함하는 반도체 소자의 금속실리사이드막 형성방법.
  2. 제1 항에 있어서, 상기 금속막은
    코발트막인 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  3. 제2 항에 있어서, 상기 코발트막은
    25~ 550℃의 온도, 1e-2 torr ~ 1e-4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 70~ 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  4. 제3 항에 있어서, 상기 코발트막은
    DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  5. 제1 항에 있어서, 상기 제1 절연막은
    티타늄 질화막인 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  6. 제5 항에 있어서, 상기 티타늄 질화막은
    25~ 400℃의 온도, 1e2 torr ~ 1e4 torr의 증착시 압력, 1e-7 torr ~ 1e-8 torr의 증착전 압력의 공정조건으로 100~ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  7. 제6 항에 있어서, 상기 티타늄 질화막은
    DC 스퍼터, RF 스퍼터 및 CVD방법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  8. 제1 항에 있어서, 상기 제1 열처리 공정은
    430~ 530℃의 온도, 10~ 60초의 시간, 10~ 1000 sccm의 N2분위기, 10~ 1000 sccm의 Ar 분위기, 10~ 1000 sccm의 H2 분위기, 10~ 1000 sccm의 He 분위기의 공정조건으로 수행되는 RTP(rapid thermal process)어닐 공정인 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  9. 제1 항에 있어서, 상기 제2 절연막은
    질화막인 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  10. 제9 항에 있어서, 상기 질화막은
    300~ 700℃의 온도, 100~ 500Å의 두께에서 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  11. 제10 항에 있어서, 상기 질화막은
    LP- CVD 법 또는 PE-CVD법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  12. 제1 항에 있어서, 상기 소스/드레인 영역은
    P형 소스/드레인 영역 또는 N형 소스/드레인 영역 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  13. 제12항에 있어서, 상기 P형 소스/드레인 영역은
    탄소를 이온주입 공정시 비정질이온으로 사용하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  14. 제13 항에 있어서, 상기 이온주입 공정은
    5~ 100KeV의 에너지, 1E13~ 1E16 atom/㎠의 도즈를 가지는 공정조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  15. 제12항에 있어서, 상기 N형 소스/드레인 영역은
    N2, Ge, Ar, Co 및 Ti중 어느 하나를 이온주입 공정시 비정질이온으로 사용하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  16. 제15 항에 있어서, 상기 이온주입 공정은
    10~ 100KeV 의 에너지, 1E14~ 1E16 atom/㎠ 의 도즈를 가지는 공정조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
  17. 제1 항에 있어서, 상기 제2 열처리 공정은
    650~ 800℃Å도의 온도, 5~ 30초의 시간, 10~ 1000 sccm 의 N2 분위기, 10~ 1000 sccm 의 Ar 분위기, 10~ 1000 sccm 의 H2 분위기, 10~ 1000 sccm의 He 분위기의 공정조건으로 수행되는 RTP(rapid thermal process)어닐 공정인 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성방법.
KR1020040038472A 2004-05-28 2004-05-28 반도체 소자의 금속 실리사이드막 형성방법 KR101102962B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040038472A KR101102962B1 (ko) 2004-05-28 2004-05-28 반도체 소자의 금속 실리사이드막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040038472A KR101102962B1 (ko) 2004-05-28 2004-05-28 반도체 소자의 금속 실리사이드막 형성방법

Publications (2)

Publication Number Publication Date
KR20050112995A KR20050112995A (ko) 2005-12-01
KR101102962B1 true KR101102962B1 (ko) 2012-01-10

Family

ID=37287783

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040038472A KR101102962B1 (ko) 2004-05-28 2004-05-28 반도체 소자의 금속 실리사이드막 형성방법

Country Status (1)

Country Link
KR (1) KR101102962B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010066622A (ko) * 1999-12-31 2001-07-11 황인길 코발트 스퍼터링에 의한 살리사이드 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010066622A (ko) * 1999-12-31 2001-07-11 황인길 코발트 스퍼터링에 의한 살리사이드 형성 방법

Also Published As

Publication number Publication date
KR20050112995A (ko) 2005-12-01

Similar Documents

Publication Publication Date Title
KR100440263B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
US5920783A (en) Method of fabricating a self-aligned silicide MOSFET
KR100416377B1 (ko) ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법
KR100440840B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US7449403B2 (en) Method for manufacturing semiconductor device
US8044470B2 (en) Semiconductor device and method of fabricating the same
US5981365A (en) Stacked poly-oxide-poly gate for improved silicide formation
US20050104135A1 (en) Semiconductor device and manufacturing method thereof
KR100540490B1 (ko) 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법
US6855592B2 (en) Method for manufacturing semiconductor device
CN111211055A (zh) 半导体结构及其形成方法
JP2005093907A (ja) 半導体装置およびその製造方法
KR101102962B1 (ko) 반도체 소자의 금속 실리사이드막 형성방법
US6727558B1 (en) Channel isolation using dielectric isolation structures
KR100690910B1 (ko) 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법
US6348413B1 (en) High pressure N2 RTA process for TiS2 formation
KR100475538B1 (ko) 반도체 소자의 제조방법
US7060616B2 (en) Method of manufacturing semiconductor device
KR100699594B1 (ko) 반도체 소자의 실리사이드 제조방법
CN108428628B (zh) 一种可降低功率mos器件栅极电阻的制造方法
KR100587609B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100840640B1 (ko) 반도체 소자의 제조 방법
JPH07249761A (ja) 半導体装置の製造方法及び半導体装置
KR100459930B1 (ko) 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법
KR100341588B1 (ko) 실리사이드층의 저항 및 누설전류 감소를 위한 반도체소자 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee