KR100422906B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법에 관한 것으로, 그 목적은 금속 배선층의 금속막이 비아홀 상부로 돌출되는 것을 방지하고 비아홀 보이드가 발생되는 것을 방지하는 데 있다. 이를 위해 본 발명에서는 비아홀의 내벽에 드러난 금속 배선츠의 상부 금속막 상부에 실리콘막과 실리사이드화할 수 있는 금속막을 형성하고 열처리하여 균일하고 적당한 두께의 실리사이드층을 형성하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 다층 배선을 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아(via)를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
그리고, 반도체 소자에서 다층 배선 기술을 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있으며, 또한 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게 함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다.
종래 반도체 소자의 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도 1a 내지 도 1f는 종래 반도체 소자의 제조 방법을 도시한 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판 상부의 콘택(contact) 또는 비아(via)가 형성된 절연막(1) 상에 Ti(2)의 베리어 메탈(barrier metal), Al(3)의 금속막, Ti(4) 및 TiN(5)의 베리어 메탈을 차례로 적층하여 금속적층구조(M)를 형성한다.
다음, 도 1b에 도시된 바와 같이, 상기한 금속적층구조(M)를 설계된 모양으로 패터닝(patterning)한 후 신터(sinter)하여 금속배선층(M')을 형성한다.
다음, 도 1c에 도시된 바와 같이, 고밀도 플라즈마(high density plasma : HDP) 또는 에스오지(SOG : spin on glass) 방법을 이용하여 금속 배선층(M') 사이의 갭(gap)을 충진하도록 하부막(7)을 형성한 다음, HDP 또는 SOG에 의해 형성된 하부막(7)의 상부 전면에 층간절연막(8)을 형성하고 평탄화한다.
다음, 도 1d에 도시된 바와 같이, 층간절연막(8)에 비아홀(9)을 형성한다. 이 때 비아홀 저항을 감소시키고 웨이퍼 내의 비아홀 저항 변화를 줄이기 위해 비아홀 형성을 위한 식각시, 상기한 금속배선층(M')에서 TiN(5) 및 Ti(4)을 오버에치(over etch)하여 Al(3)에서 식각을 종료한다.
다음, 도 1e에 도시된 바와 같이, 비아홀(9)을 포함한 층간절연막(8) 상에인시튜(in-situ) 방식으로 Ti(10)/TiN(11) 적층막 구조의 베리어 메탈을 형성한다.
다음, 도 1f에 도시된 바와 같이, 비아홀(9) 내부가 충분히 충진되도록 금속막인 텅스텐막(12)을 형성하고, 텅스텐막(12)을 층간절연막(8)이 노출될 때까지 화학 기계적 연마(chemical mechanical polishing : CMP)하여 평탄화시킨다. 이로써, 비아홀(9) 내부에 금속 플러그로써 텅스텐 플러그(12)를 형성하여 비아를 완성한다.
상기한 방법으로 반도체 소자의 비아를 형성을 완료하며, 반도체 소자에서 필요로 하는 금속막의 층수만큼 상기한 공정을 반복해서 진행하면 된다.
그러나, 상기한 종래의 반도체 소자 제조 방법에서는 다음과 같은 문제점이 발생한다.
비아홀 베리어 메탈의 TiN(11)을 화학 기상 증착(chemical vapor deposition : CVD) 방법으로 형성하기 위해서 기판 온도를 400~470℃로 높이는데, 이러한 고온의 기판에 CVD 방법으로 TiN(11)을 형성하는 과정에서 열에너지를 받은 금속 배선층의 금속막이 비아홀(9) 바닥에서 상부로 돌출(up-extrusion)되며, 상부로 돌출된 금속막은 비아홀 바닥의 베리어 메탈인 Ti(10)와 반응하여 금속막이 Al일 경우에는 TiAl3를 형성함으로써 Ti(10)의 손실을 발생시키는 문제점이 있다. 이 위에 CVD 방법으로 형성되는 TiN(11)은 다른 부위에 비하여 얇게 증착된다.
이와 같은 금속막의 상부 돌출은 장벽금속막 중 Ti(10)를 형성하는 과정에서도 기판 온도가 280℃ 이상이면 발생한다.
얇은 TiN(11)은 비아홀 내부에 충진되는 플러그 형성을 위한 금속막 형성시 사용되는 소스, 일 예로 금속막이 W일 경우 WF6의 F기에 대한 장벽막 역할을 하지 못하므로 얇은 TiN 하부에 높은 비아홀 저항을 야기하는 TiAlxFx화합물을 형성하며, 이로 인해 비아홀 저항이 증가되어져 반도체 소자의 성능을 저하시키거나 동작불능 상태에 이르게 한다.
이를 방지하기 위해 장벽금속막 형성시 기판의 온도를 낮추어 주면 생산성이 떨어진다. 예를 들어 CVD 방법으로 베리어 메탈의 TiN(11) 형성시 기판온도를 450℃에서 400℃로 낮추면 쓰루풋(throughput)이 55% 이상 감소하여 설비 운용 효율이 저하되고 생산성이 떨어지는 또 다른 문제점이 발생하는 것이다.
또한, CVD 방법에 의한 박막 형성시 기판 온도가 변하면 막의 질(quality)이 변하는 문제점이 있다.
비아홀 식각 후 세정과정에서 비아홀 측벽의 층간절연막(8) 또는 하부막(7)이 수분 또는 세정액을 흡수하는데, 흡수된 수분 또는 세정액은 400℃ 이상의 고온 기판온도를 사용하는 금속 플러그 형성 공정에서 아웃개싱(outgasing)하여 CVD 방법에 의한 플러그 형성을 위한 금속막의 증착을 방해한다. 이로 인해 금속막이 비아홀 내에 완전히 충진되지 못하는 비아홀 보이드를 유발시키며, 따라서 비아홀 저항이 증가되어 반도체 소자를 동작불능 상태에 이르게 한다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 금속 배선층의 금속막이 비아홀 상부로 돌출되는 것을 방지하고 비아홀 보이드가 발생되는 것을 방지하는 데 있다.
도 1a 내지 도 1f는 종래 반도체 소자를 제조하는 방법을 도시한 공정단면도이고,
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자를 제조하는 방법을 도시한 공정단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 비아홀의 내벽에 실리콘막과 실리사이드화할 수 있는 금속막을 형성하여 균일하고 적당한 두께의 실리사이드층을 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 비아홀 형성방법은, 반도체 기판 상부의 콘택 또는 비아가 형성된 절연막 상부에 제1 베리어 메탈과 제1 금속막, 제2 베리어 메탈을 순차적으로 적층하고 패터닝하여 금속 배선층을 형성하는 단계; 금속 배선층을 포함한 상부 전면에 층간 절연막을 증착하고 선택적으로 식각하여 비아홀을 형성하는 단계; 비아홀을 포함한 층간 절연막 상부 전면에 실리콘막과 실리사이드 유도 금속막을 증착하고 열처리하여 실리사이드막을 형성하는 단계; 실리사이드막 상부에 제3 베리어 메탈과 제2 금속막을 증착하고 평탄화하여 금속 플러그를 형성하는 단계를 포함하여 이루어진다.
이 때, 실리콘막은 화학 기상 증착 방법에 의해 다결정 실리콘으로 형성하거나 스퍼터링 방법에 의해 비정질 실리콘으로 형성하는 것이 바람직하며, 75Å 내지 600Å 의 두께로 형성하는 것이 바람직하다.
실리사이드 유도 금속막은 코발트, 티타늄, 및 니켈 중의 어느 하나로 형성하는 것이 바람직하며, 50Å 내지 150Å의 두께로 형성하는 것이 바람직하다.
열처리는 화학 기상 증착을 위한 챔버에서 400℃ 내지 450℃의 온도로 10초 내지 60초 동안 수행하거나, 또는 급속 열처리 장비 또는 핫 플레이트에서 350℃ 내지 500℃의 온도로 10초 내지 60초 동안 수행하거나, 또는, 퍼니스에서 질소 가스 분위기의 350℃ 내지 500℃의 온도에서 20분 내지 60분 동안 수행하거나, 또는 디개스 챔버에서 350℃ 내지 500℃의 온도에서 20초 내지 100초 동안 수행하는 것이 바람직하다.
제3 베리어 메탈은 TiN, Ta, TaN, WN, 및 TiSiN으로 이루어진 군에서 선택되는 한 물질로 형성하는 것이 바람직하다.
실리사이드막 형성을 위한 실리콘막과 실리사이드 유도 금속막을 형성하기 이전에, 상기 비아홀을 포함한 층간 절연막 상부에 티타늄막을 증착하는 단계를 더 포함하는 것이 바람직하다.
티타늄막은 50Å 내지 200Å의 두께로 형성하는 것이 바람직하다.
층간 절연막을 증착하기 이전에, 고밀도 플라즈마 방법 또는 SOG 방법에 의해 상기 금속 배선층 사이의 갭을 충진하는 하부막을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다. 도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판 상부의 콘택 또는 비아가 형성된 절연막(20) 상부에 베리어 메탈(21), 금속막(22), 베리어 메탈(23, 24)을 순차적으로 적층하여 금속적층구조(I)를 형성한다. 이때, 베리어 메탈(21)은 티타늄(Ti) 또는 티타늄/티타늄나이트라이드(Ti/TiN)로 형성할 수 있으며, 금속막(22)은 알루미늄(Al), 구리(Cu), Al 합금 등으로 형성할 수 있다. Al 합금으로는 Al에 0.2 ~ 1%의 Cu가 함유된 합금, Al에 0.2 ~ 1%의 Cu와 0.5 ~ 2%의 실리콘(Si)이 함유된 합금, Al에 0.5 ~ 2%의 Si이 함유된 합금 등을 이용할 수 있다. 그리고, 베리어 메탈(23, 24)은 Ti/TiN 또는 TiN으로 형성할 수 있다.
다음, 도 2b에 도시된 바와 같이, 상기한 금속적층구조(I)를 설계된 디자인으로 패터닝한 후 신터하여 금속배선층(I')을 형성한다.
다음, 도 2c에 도시된 바와 같이, 금속배선층(I')을 포함한 반도체 기판의 상부 전면에 절연막을 형성하는데, 절연막으로는 HDP 또는 SOG 방법을 이용하여 금속 배선층(I') 사이의 갭을 충진하도록 하부막(25)을 형성한 다음, HDP 또는 SOG에 의해 형성된 하부막(25)의 토폴로지(topology) 효과 즉, 표면 단차 형상을 감출 수 있을 만큼 층간절연막(26)을 형성한 후, 층간절연막(26)을 CMP 또는 에치백(etchback) 공정에 의해 평탄화한다.
다음, 도 2d에 도시된 바와 같이, 금속배선층(I')의 상부에 해당하는 층간절연막(26)과 하부막(25)을 선택적으로 식각하여 비아홀(27)을 형성한다. 이 때 비아홀 저항을 감소시키고 웨이퍼 내의 비아홀 저항 변화를 줄이기 위해 비아홀 형성을 위한 식각시, 상기한 금속배선층(I')에서 베리어 메탈인 TiN(24) 및 Ti(23)을 오버에치(over etch)하여 금속막(22)에서 식각을 종료한다.
다음, 도 2e에 도시된 바와 같이, 비아홀(27)을 포함한 층간절연막(26) 상에실리콘막(Si)(28)을 형성하고, Si(28) 상에 실리사이드화할 수 있는 금속으로 이루어진 실리사이드 유도 금속막(29)을 형성한다. 이때, Si(28)의 형성 이전에 비아홀(27)을 포함한 층간절연막(26) 상에 Ti(미도시)를 형성할 수도 있으며, Ti(미도시)는 좁고 깊은 홀을 잘 채우기 위해 고안된 스퍼터링(sputtering) 방법에 의해 50 ~ 200Å의 두께로 형성하는 것이 바람직하다.Si(28)으로는 CVD 방법에 의한 다결정실리콘으로 형성하거나 스퍼터링 방법에 의한 비정질(amorphous) 실리콘으로 형성하는 것이 바람직하다. 실리사이드 유도 금속막(29)은 코발트(Co), 키카늄(Ti), 또는 니켈(Ni)로 형성하는 것이 바람직하다. Si/Co, Si/Ti, Si/Ni 또는 Ti/Si/Co, Ti/Si/Ti, Ti/Si/Ni은 금속 배선층(I')의 금속막(22)이 상부로 돌출하는 것을 방지하는 실리사이드의 소스가 된다.
실험에 의하면 100Å의 Co는 300~400Å의 Si을 소모하여 코발트실리사이드로 합성되고, 100Å의 Ti은 200~300Å의 Si을 소모하여 티타늄실리사이드로 합성되며, 100Å의 Ni은 150~250Å의 Si을 소모하여 니켈실리사이드로 합성된다. 이와 같이 Co, Ti 또는 Ni이 Si과 반응하여 실리사이드를 형성할 때 부피 팽창이 일어난다.
따라서, 실리사이드 유도 금속막(29)은 50~150Å 정도의 두께이면 목적하는 바를 이룰 수 있다. Si(28)은 모두 실리사이드화되어야 하므로 대략 75 ~ 600Å 정도의 두께이면 되며, Si(28)의 두께가 600Å을 초과하면 실리사이드화되지 못하고 Si이 잔존하게 되고 이 경우 비아홀 저항을 증가시킨다. Si(28)/실리사이드 유도 금속막(29)의 전체 두께는 비아홀 저항 등을 고려하여 너무 두꺼워지면 곤란하다.
다음, 도 2f에 도시된 바와 같이, 열처리를 수행하여 Si(28)과 실리사이드 유도 금속막(29)을 반응시켜 실리사이막(30)을 형성한다.
후속공정인 CVD 방법으로 베리어 메탈을 형성하기 직전에, 그 전처리 공정으로서, CVD 챔버 내에서 웨이퍼를 예비가열(pre-heating)시키는데, 예비가열 온도는 베리어 메탈의 증착온도와 유사한 400~450℃이므로 이를 이용하여 열처리한다. 즉, 베리어 메탈 형성을 위한 CVD 챔버에서 400~450℃의 온도로 10~60초 동안 열처리하는 것이다. 이때, 형성되는 실리사이드막(30)이 코발트실리사이드일 경우에는 조성비는 Co2Si이며 450 ~ 550℃에서 합성되는 CoSi 또는 550℃ 이상에서 합성되는 CoSi2는 금속막(22)이 열에너지에 의해 힐록(hillock)을 일으키거나 변형되기 때문에 합성시킬 수 없으며, 티타늄실리사이드일 경우에는 C49 상의 실리사이드이며 750℃ 이상에서 합성되는 C54 상의 티타늄실리사이드도 금속막(22)이 힐록을 일으키거나 변형되기 때문에 합성시킬 수 없으며, 니켈실리사이드일 경우에는 조성비는 NiSi이다.
또는, 열처리를 위해 퍼니스(furnace)를 이용할 수도 있으며, 퍼니스를 이용할 때에는 질소 가스 분위기의 350~500℃에서 20~60분 동안 열처리한다. 퍼니스 이외에, 핫 플레이트(hot plate)를 이용하여 350~500℃에서 10~60초 동안 열처리할 수도 있고, RTP(rapid thermal processing) 장비를 이용하여 350~500℃에서 10~60초 동안 열처리할 수도 있으며, 박막 증착장비 내의 디개스(degas) 챔버를 이용하여 350~500℃에서 20~100초 동안 열처리할 수도 있다.
다음, 도 2g에 도시된 바와 같이, 실리사이드막(30) 상에 베리어 메탈(31)을 형성한다. 이때, 베리어 메탈(31)로는 TiN, Ta, TaN, WN, TiSiN 등으로 형성할 수 있으며, 베리어 메탈(31)을 형성할 경우 일 예로, TiN의 경우에는 최근 반도체 소자의 집적도가 높아지면서 비아홀이 좁고 깊기 때문에 장벽금속막의 바닥 스텝 커버리지를 향상시키기 위해 CVD 방법을 이용하는 데, 비아홀(27) 내벽에 형성된 실리사이드막(30)은 700~1000℃의 높은 온도까지 열적으로 안정하므로 기판온도를 400~450℃의 고온으로 하여도, 비아홀(27) 상부로 돌출되는 금속 배선층(I')의 금속막(22)을 실리사이드막(30)이 막아주어 비아홀 저항을 감소시킬 수 있다.
다음, 도 2h에 도시된 바와 같이, 비아홀(27) 내부가 충분히 충진되도록 금속막(32)을 형성하고, 층간절연막(26)이 노출될 때까지 금속막(32)을 CMP하여 평탄화시킨다. 이로써, 비아홀(27) 내부에 금속 플러그(32)를 형성한다.
금속막(32)으로는 W, Al, Al 합금 등을 이용하며, Al 합금으로는 Al에 0.2 ~ 1%의 Cu가 함유된 합금, Al에 0.2 ~ 1%의 Cu 및 0.5 ~ 2%의 Si가 함유된 합금, Al에 0.5 ~ 2%의 Si가 함유된 합금 등을 사용할 수 있다.
또다른 평탄화 방법으로서, 층간절연막 상의 베리어 메탈이 노출될 때까지 금속막을 에치백하는 방법을 사용할 수도 있다.
이 때, 비아홀 바닥의 베리어 메탈과 실리사이드막이 충분한 장벽막 특성을 갖고 있기 때문에 금속 플러그 형성을 위한 금속막 형성시 사용하는 소스와 금속 배선층(I')의 금속막과의 반응에 의한 불순물, 일 예로 플러그 형성을 위한 금속막이 W이며 금속 배선층(I)의 금속막이 Al일 경우 W 형성시 사용하는 WF6의 F와 Al의 반응을 방지할 수 있어서, 비아홀 저항 증가 요인을 제거할 수 있다.
상기한 방법으로 반도체 소자의 비아홀 형성을 완료하며, 반도체 소자에서 필요로 하는 금속막의 층수만큼 상기한 공정을 반복해서 진행하면 된다.
상술한 바와 같이, 본 발명에서는 비아홀의 내벽에 실리콘막과 실리사이드화할 수 있는 금속막을 형성하고 열처리하여 균일하고 적당한 두께의 실리사이드막을 형성함으로써, 비아홀 내에 베리어 메탈을 형성할 때 금속 배선층의 금속막이 비아홀 상부로 돌출되는 것을 방지하는 효과가 있다.
또한, 금속 플러그 형성을 위한 금속막 형성시 사용하는 소스와 금속 배선층의 금속막과의 반응으로 인한 불순물 형성을 방지하는 효과가 있다.
그리고, 금속 플러그 형성시 아웃개싱에 의한 비아홀 보이드 형성을 방지하여 비아홀 저항 증가에 의한 반도체 소자 성능 저하 또는 동작 불능 상태를 미연에 방지하는 효과가 있다.
Claims (13)
- 반도체 기판 상부의 콘택 또는 비아가 형성된 절연막 상부에 제1 베리어 메탈과 제1 금속막, 제2 베리어 메탈을 순차적으로 적층하고 패터닝하여 금속 배선층을 형성하는 단계;상기 금속 배선층을 포함한 상부 전면에 층간 절연막을 증착하고 선택적으로 식각하여 비아홀을 형성하는 단계;상기 비아홀을 포함한 층간 절연막 상부 전면에 티타늄막을 증착하는 단계;상기 티타늄막 상에 실리콘막과 실리사이드 유도 금속막을 증착하고 열처리하여 실리사이드막을 형성하는 단계;상기 실리사이드막 상부에 제3 베리어 메탈과 제2 금속막을 증착하고 평탄화하여 금속 플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 실리콘막은 화학 기상 증착 방법에 의해 다결정 실리콘으로 형성하거나 스퍼터링 방법에 의해 비정질 실리콘으로 형성하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 실리콘막은 75Å 내지 600Å 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 실리사이드 유도 금속막은 코발트, 티타늄, 및 니켈 중의 어느 하나로 형성하는 반도체 소자 제조 방법.
- 제 4 항에 있어서, 상기 실리사이드 유도 금속막은 50Å 내지 150Å의 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 열처리는 화학 기상 증착을 위한 챔버에서 400℃ 내지 450℃의 온도로 10초 내지 60초 동안 수행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 열처리는 급속 열처리 장비 또는 핫 플레이트에서 350℃ 내지 500℃의 온도로 10초 내지 60초 동안 수행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 열처리는 퍼니스에서 질소 가스 분위기의 350℃ 내지 500℃의 온도에서 20분 내지 60분 동안 수행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 열처리는 디개스 챔버에서 350℃ 내지 500℃의 온도에서 20초 내지 100초 동안 수행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 제3 베리어 메탈은 TiN, Ta, TaN, WN, 및 TiSiN으로 이루어진 군에서 선택되는 한 물질로 형성하는 반도체 소자 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 티타늄막은 50Å 내지 200Å의 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 층간 절연막을 증착하기 이전에, 고밀도 플라즈마 방법 또는 SOG 방법에 의해 상기 금속 배선층 사이의 갭을 충진하는 하부막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
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