CN1842919A

CN1842919A - 薄膜晶体管及其制造方法

Info

Publication number: CN1842919A
Application number: CNA2005800009560A
Authority: CN
Inventors: 若松贞次; 菊池亨; 桥本征典; 仓田敬臣; 浅利伸; 斋藤一也
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2004-04-23
Filing date: 2005-04-25
Publication date: 2006-10-04
Anticipated expiration: 2025-04-25
Also published as: CN101567392B; JP2012119691A; TW200537573A; WO2005104239A1; CN100550426C; KR101184232B1; CN101567392A; JPWO2005104239A1; KR20070009526A; JP5066361B2

Abstract

本发明提供一种在确保良好的生产性同时又具有优良特性和高可靠性的栅绝缘层的薄膜晶体管及其制造方法。本发明提供的薄膜晶体管，包括：在基板9上含有源区17、沟道区18、漏区19的有源层11，栅电极层16，以及在有源层11和栅电极层16之间所形成的栅绝缘层15的薄膜晶体管，栅绝缘层15由在有源层11一侧形成的第1氧化硅膜12、在栅电极层16一侧形成的第2氧化硅膜14，和在第1氧化硅膜12与第2氧化硅膜14之间形成的氮化硅膜13而形成。

Description

薄膜晶体管及其制造方法

技术领域

本发明涉及以氧化硅膜作为栅绝缘层的薄膜晶体管及其制造方法。

背景技术

在现有的液晶显示器(LCD)或有机电致发光(OLED)等的器件中，利用了由非晶硅(a-Si)或氮化硅膜(SiNx)、或氧化硅膜(SiOx)等构成的薄膜所形成的、作为薄膜晶体管的非晶硅TFT(a-SiTFT)、低温多晶硅TFT(LTPS-TFT)。特别地，与非晶硅TFT相比，低温多晶硅TFT可具有更高的迁移率，而且可以在透明且有绝缘性的基板如玻璃基板上制作。

作为低温多晶硅TFT的典型结构，可以举出如图18所示那样的共平面型晶体管。

共平面型晶体管的结构如图18中所示的，在具有透明性以及绝缘性的玻璃基板100上形成有成为有源层101的多晶硅薄膜。该有源层101被分为由掺杂了n型或p型杂质而形成的源区102、沟道区103、漏区104；以覆盖该有源层101的方式形成有绝缘层105，在沟道区103上形成有栅电极106。另外，在层间绝缘层107上，配置了源电极108和漏电极109。

但是，在低温多晶硅TFT的制造工序中，所利用的半导体元件必须是大面积的，因此使用的是廉价的玻璃基板；由于该玻璃基板的耐热性不够，因此必须在比较低温(一般在600℃左右以下)的工艺温度下制造。

另一方面，在使用单晶硅基板的硅TFT的制造工序中，通过在水蒸汽气氛中或者氧气氛中高温(900℃～1000℃左右)氧化该单晶硅衬底表面来形成作为栅绝缘膜的氧化硅膜。这种通过热氧化而形成的栅绝缘膜是在膜中缺陷很少的品质非常高的膜，而且由于有源层和栅绝缘膜的界面也保持在清洁的状态下，因此栅绝缘膜和硅基板的界面特性也良好。

对此，虽然在上述现有的低温多晶硅TFT的制造方法中难以得到界面特性良好的栅绝缘膜，但近年来，提出了即使在低温多晶硅TFT中也可以得到界面特性良好的栅绝缘膜的制造方法(例如参照专利文件1：特开平10-163193号公告)。

上述专利文件1的栅绝缘膜的制造方法是在多晶硅薄膜上形成氧化膜之后淀积催化剂金属，在600℃以下的氧化气氛中进行热处理的方法。

但是，在如上述专利文件1那样的现有的低温多晶硅TFT的制造方法中，包括涂覆催化剂金属的工序和通过热处理来形成绝缘层的工序，还包括考虑其实用性而最终将催化剂金属从有源层去除的工序，因此其生产性不佳。

另外，在如图18中示出的现有的低温多晶硅TFT(共平面型晶体管)的制造工序中，在形成栅绝缘层105之前，有源层101(源区102、漏区104和沟道区103)的图案化工序是必须的。因此，该有源层101与栅绝缘层105的界面难以得到如上述的硅TFT的制造工序那样的良好的特性。

其结果是，会产生载流子的捕获以及散射，存在作为低温多晶硅TFT的特性之一的阈值电压的偏移(shift)变大、或亚阈值摆动(S值)变大等问题。

发明内容

因此，本发明的目的是提供一种在确保良好的生产率的同时具有优良特性和高可靠性的栅绝缘层的薄膜晶体管及其制造方法。

为了达到上述目的，本发明的薄膜晶体管在基板上包括的含有源区、漏区、沟道区的有源层、栅电极层，以及在有源层和栅电极层之间形成的栅绝缘层，其特征在于：栅绝缘层包括与有源层相接触地形成的第1氧化硅膜，和在第1氧化硅膜和栅电极层之间、与第1氧化硅膜相接触地形成的氮化硅膜。

本发明的薄膜晶体管的特征还在于：除了上述的结构之外，在氮化硅膜和栅电极层之间还含有第2氧化硅膜。

本发明的薄膜晶体管的特征还在于：有源层是由多晶硅形成的。

本发明的薄膜晶体管的特征还在于：第1氧化硅膜、氮化硅膜的膜厚之比为4～5∶1～2。

本发明的薄膜晶体管的特征还在于：第1氧化硅膜、氮化硅膜、第2氧化硅膜的膜厚之比为4～5∶1～2∶4～5。

本发明的薄膜晶体管的特征还在于：第1氧化硅膜的膜厚大于等于40nm且小于等于50nm。

本发明的薄膜晶体管的特征还在于：氮化硅膜的膜厚大于等于10nm且小于等于20nm。

本发明的薄膜晶体管的特征还在于：栅绝缘层整体的层厚大于等于50nm且小于等于200nm。

本发明的薄膜晶体管的制造方法的特征在于包括：在基板表面形成有源层的工序；在有源层上形成第1氧化硅膜的工序；在第1氧化硅膜上形成氮化硅膜的工序；以及在氮化硅膜上形成栅电极层的工序。

本发明的上述薄膜晶体管的制造方法的特征还在于：除了上述结构以外，形成栅电极层的工序是在氮化硅膜上形成第2氧化硅膜之后形成栅电极层的工序。

本发明的上述薄膜晶体管的制造方法的特征还在于：在形成第1氧化硅膜的工序中，在调整了压力的反应容器中每次分别输入至少一种含有硅原子的第1施硅气体、含有氧原子的施氧气体，然后通过等离子CVD法形成氧化硅膜；在形成氮化硅膜的工序中，在调整了压力的反应容器内每次分别输入至少一种含有硅原子的第2施硅气体、含有氮原子的施氮气体或稀释气体，然后通过等离子CVD法形成氮化硅膜。

本发明的上述薄膜晶体管的制造方法的特征还在于：第1施硅气体是从由四乙氧基原硅酸酯(盐)、六甲基二硅氨烷(hexamethyldislazane)、甲硅烷、乙硅烷组成的组中选择的任意一种的气体；施氧气体是从由氧、一氧化二氮、臭氧、二氧化碳、水组成的组中选择的任意一种气体。

本发明的薄膜晶体管的制造方法的特征还在于：第1施硅气体与上述的施氧气体的组成比例为1∶30～50。

本发明的薄膜晶体管的制造方法的特征还在于：氧化硅膜成膜时的压力为80～200Pa，基板温度为330～430℃。

本发明的薄膜晶体管的制造方法的特征还在于：第2施硅气体是从由四乙氧基原硅酸酯、六甲基二硅氨烷、甲硅烷、乙硅烷组成的组中选择的任意一种的气体；施氮气体是从由氨、一氧化氮、联氨组成的组中选择的任意一种气体。

本发明的薄膜晶体管的制造方法的特征还在于：第2施硅气体、施氮气体、稀释气体的组成比例为1∶10～25∶10～30。

本发明的薄膜晶体管的制造方法的特征还在于：氮化硅膜成膜时的压力为200～400Pa，基板温度为330～430℃。

本发明的薄膜晶体管的制造方法的特征还在于：在利用等离子CVD法分别形成第1氧化硅膜、第2氧化硅膜、氮化硅膜时，在电极上外加的高频电压的频率为27.1MHz。

根据本发明的薄膜晶体管，可以减小阈值电压及其S值，可以具有优良的特性。

另外，根据本发明的薄膜晶体管的制造方法，可以确保良好的生产性，同时可以大幅度降低栅绝缘层的膜中的缺陷以及栅绝缘层与硅薄膜的界面的缺陷密度，获得具有良好界面特性的栅绝缘层的薄膜晶体管。

附图说明

图1是根据本发明的实施方式的制造方法而形成的作为薄膜晶体管的多晶硅TFT的剖面示意图。

图2是用于形成本发明的多晶硅TFT的栅绝缘层的等离子CVD设备的剖面示意图。

图3是本发明的栅绝缘层与现有的栅绝缘层的各自的成膜工艺条件图。

图4是在形成作为本发明的栅绝缘层的第1、第3氧化硅膜时的成膜温度与成膜速度的关系图。

图5是在形成作为本发明的栅绝缘层的第1、第3层的氧化硅膜时的成膜温度与Dit、Vfb的关系图。

图6是在形成作为本发明的栅绝缘层的第1、第3层的氧化硅膜时，相对于施硅气体的氧气组成比与成膜速度的关系图。

图7是在形成作为本发明的栅绝缘层的第1、第3层的氧化硅膜时的氧气组成比与Dit、Vfb的关系图。

图8是在形成作为本发明的栅绝缘层的第1、第3层的氧化硅膜时，工艺压力与成膜速度以及基板面内分布的关系图。

图9是在形成作为本发明的栅绝缘层的第2层的氮化硅膜时，作为施氮气体的氨气相对于施硅气体的组成比与成膜速度的关系图。

图10是在形成作为本发明的栅绝缘层的第2层的氮化硅膜时的氨气的组成比与Dit、Vfb的关系图。

图11是在形成作为栅绝缘层的第2层的氮化硅膜时，施氮气体相对于施硅气体的组成比与成膜速度和基板面内分布的关系图。

图12是在形成作为本发明的栅绝缘层的第2层的氮化硅膜时的工艺压力与成膜速度和基板面内分布的关系图。

图13是在形成作为本发明的栅绝缘层的第2层的氮化硅膜时的成膜温度和成膜速度的关系图。

图14是在形成作为本发明的栅绝缘层的第2层的氮化硅膜时的成膜温度和Dit、Vfb的关系图。

图15是在作为本发明的栅绝缘层的第1、第2层的各个氧化硅膜中，膜厚和Dit、Vfb的关系图。

图16是在作为本发明的栅绝缘层的第2层的氮化硅膜中，膜厚和Dit、Vfb的关系图。

图17是在使用本发明的栅绝缘层和现有的栅绝缘层的各个多晶硅TFT中，亚阈值摆动(S值)与阈值电压(Vth)的图。

图18是通过现有例子的制造方法而形成的作为薄膜晶体管的多晶硅TFT的剖面示意图。

具体实施方式

以下，根据图示的实施方式对本发明进行说明。

图1是表示作为利用本发明的制造方法而形成的作为薄膜晶体管的低温多晶硅TFT(以下称为多晶硅TFT)的剖面示意图，其中，(a)表示栅绝缘层为第1氧化硅膜、氮化硅膜以及第2氧化硅膜的三层层积结构；(b)表示第1氧化硅膜以及氮化硅膜的两层层积结构。

参照图1(a)，本实施方式的薄膜晶体管在基板9上包括包含源区17、漏区19、沟道区18的有源层11、栅电极层16，和在有源层11与栅电极层16间形成的栅绝缘层15；栅绝缘层15包括在有源层11一侧形成的第1氧化硅膜12、在栅电极层16一侧形成的第2氧化硅膜14，和在第1氧化硅膜12和第2氧化硅膜14之间形成的氮化硅膜13。

如此结构的本实施方式的薄膜晶体管能够减少阈值电压和S值。

另外，如图1(b)所示，即使栅绝缘层为第1氧化硅膜以及氮化硅膜的两层构造，只要满足栅绝缘膜的绝缘性，也可以不形成图1(a)中所示的第2氧化硅膜。

其次说明本实施方式的制造装置。

图2是用于形成该多晶硅TFT的栅绝缘层的等离子CVD装置的剖面示意图。

在该等离子CVD装置1的反应容器2的上部设置了连接着储气瓶等的多个气源(未图示)的气体输入部分3；在反应容器2的下部设置了连接着真空泵(未图示)等的排气部分4。在反应容器2内，相对地设置了2个平板状的上部电极5和下部电极6；位于上方的上部电极5通过能对高频电力进行脉冲调制的调制器7连接到外部高频电源8上；位于下方的下部电极6上设置了待成膜的基板9，而且下部电极6兼用作基板支持物。高频电源8对上部电极5施加27.12MHz高频电压。另外，作为高频电压也可以是13.56MHz，但上述27.12MHz的高频电压有利于提高气体裂化效率。

上部电极5的结构如下：在其正面一侧(对着下部电极6的一侧)上具有中空部分5a以便设置喷淋板10；以与该中空部分5a连通的方式来连接气体输入部分3的前端；使原料气体从喷淋板10上所形成的多个气体喷口10a面向着下部电极6上的基板9均匀地喷出。另外，下部电极6的结构是内置了将所安放的基板9加热到指定温度的加热器(未图示)，并且在成膜过程中维持接地电位。

下面对本发明的多晶硅TFT的制造方法进行说明。

首先，利用减压热CVD法或等离子CVD法等在基板9上形成膜厚为50nm的非结晶硅膜之后，通过照射氯化氙(XeCl)受激准分子激光(波长308nm)或氟化氪(KrF)受激准分子激光(波长248nm)，可以使非结晶硅膜结晶化而得到作为结晶性硅膜的多晶硅(Poly-Si)。使用光刻或刻蚀将其图案化，形成有源层11。

然后，将形成了有源层11的基板9设置在上述等离子CVD装置1的反应容器2内的下部电极6上，向加热器(未图示)通电来进行电阻加热以将基板9加热到规定温度。此时，通过排气部分4排气来将反应容器2调整到规定的压力。

然后，通过气体输入部分3，向反应容器2内引入由作为第1施硅气体的四乙氧基原硅酸酯(TEOS)等的硅烷系气体和氧等施氧气体组成的混合气体(原料气体)，使混合气体从喷淋板10的多个气体喷出口10a面向下部电极6上的基板9均匀地喷出。此时，从高频电源8向上部电极5施加27.12MHz的高频电压，在上部电极5和下部电极6之间的空间内发生放电以使上述混合气体等离子化，在有源层11上形成膜厚为40～50nm的作为第1绝缘层的第1氧化硅膜12。

另外，在形成第1氧化硅膜12时，作为第1施硅气体除了上述的四乙氧基原硅酸酯(TEOS)等的硅烷系气体以外，也可以使用从由例如甲硅烷和乙硅烷组成的组中选择的任何一种气体；作为施氧气体，除了氧以外，也可以使用从由例如氧化亚氮、臭氧、二氧化碳、水组成的组中选择的任意一种气体。

然后，同样地引入由作为第2施硅气体的甲硅烷(SiH₄)等的硅烷系气体和氨等的施氮气体以及氮等的稀释气体组成的混合气体，并利用放电等使上述混合气体离子化，从而在第1氧化硅膜12上以10～20nm的厚度形成作为第2绝缘层的氮化硅膜13。

另外，在形成氮化硅膜13时，作为第2施硅气体，除了甲硅烷以外，也可以使用从由例如四乙氧基原硅酸酯、六甲基二硅氨烷和乙硅烷组成的组中选择的任意一种气体；作为上述施氮气体，除了氨以外也可以使用从由例如一氧化氮、联胺组成的组中选择的任意一种气体。

然后，输入与第1氧化硅膜12相同的气体系的混合气体，并利用放电使上述混合气体等离子化，从而在氮化硅膜13上形成膜厚为50nm的作为第3绝缘层的第2氧化硅膜14。然后，使用光刻和刻蚀将其图案化，形成栅绝缘层15。作为本发明的特征的栅绝缘层15的细节稍后说明。

如果栅绝缘膜的绝缘性满足的话也可以不形成该第2氧化硅膜14。

另外，作为形成第1、2氧化硅膜12、14的混合气体，使用分别从硅烷系气体、施氧气体中选择出的至少一种并以规定含量混合而成的混合气体；作为形成氮化硅膜13的混合气体，使用分别从硅烷系气体、施氮气体、稀释气体中选择出的至少一种并以规定含量混合的混合气体。

其次，在上述栅绝缘层15(第2氧化硅膜14)上，利用溅射法以250nm的厚度形成铝膜之后，利用溅射法形成50nm的钼膜。使该铝膜中含有0.2％重量的钪。这样是为了抑制在以后的工序中形成被称为突起(hillock)或毛刺(whisker)的针状的突起物。然后，使用光刻和刻蚀将其图案化而形成栅电极16。

在栅电极16形成之后，掺杂用于形成源/漏区的杂质(用于赋予一种导电类型的杂质)。这里，为了得到n沟道型薄膜晶体管，通过等离子掺杂法进行P(磷)的掺杂。掺杂完成之后进行退火，进行掺杂杂质的活性化和掺杂损伤的退火。在上述的工序中，分别自对准地形成源区17、沟道区18和漏区19。

其次，在栅电极16和栅绝缘层15上，通过CVD法(等离子CVD法、热CVD法、ECR等离子CVD法等)，以250nm的厚度形成氧化硅膜20。然后，通过使用光刻和刻蚀形成接触孔并且形成了绝缘层21之后，使用溅射法以50nm的厚度形成钼膜，然后以300nm的厚度形成铝膜，并形成源电极22和漏电极23，从而得到图1所示的本发明的多晶硅TFT。

其次，对利用上述的催化剂CVD装置1制造的本发明的栅绝缘层15的成膜条件等进行说明。

本发明的栅绝缘层15的膜厚为第1层(第1氧化硅膜12)∶第2层(氮化硅膜13)∶第3层(第2氧化硅膜14)＝50nm∶10nm∶50nm；其各自的成膜工艺条件如图3所示。为了进行比较，以现有的多晶硅TFT的栅绝缘层所使用的、以TEOS为原料的氧化硅膜的典型成膜工艺条件也一并在图3中示出。成膜速度、基板面内的膜厚分布是在尺寸为730mm×920mm的玻璃基板上成膜的情况下的结果。另外，Vfb(单位：V)是作为表示栅绝缘层中的缺陷量的指标的平带电压；Dit(单位：cm^-2·eV^-1)是作为表示栅绝缘层与硅薄膜的界面的缺陷密度的指标的界面能级密度。此时的基板使用P型的Si[001]单晶晶片(Na＝2×10¹⁵cm^-3)。

如图3所示，在现有的栅绝缘层的情况下，以TEOS作为原料气体的氧化硅膜的成膜速度为80nm/min左右，在基板面内的膜厚分布(10mm端)为±7.5％左右。另外，当该膜厚为110nm时，Vfb＝-1.5～-2.0V，Dit＝8×10¹¹cm^-2·eV^-1。

据此，从后述的图4～图6示出的测试结果可知，在本发明中的栅绝缘层的成膜工艺条件是栅绝缘层的整体成膜速度为78～83nm/min左右，基板面内的膜厚分布(10mm端)为±5.5～7.0％左右。另外，在该膜厚为110nm的情况下，Vfb＝-1.0～-1.5V，Dit＝4.3×10¹⁰～9.6×10¹⁰cm^-2·eV^-1。

图4是表示在形成作为第1、第3层的氧化硅膜(第1、第2氧化硅膜12、14)时，成膜温度与成膜速度的关系的测试结果；图5是表示在形成氧化硅膜(第1、第2氧化硅膜12、14)时，成膜温度与Dit、Vfb关系的测试结果。在图5中，a为Dit，b为Vfb。

从图4所示的测试结果可知，若成膜温度上升，则成膜速度降低，而生产性降低。另外，从图5所示的测试结果可知，若成膜温度上升，则Dit减少，界面的缺陷密度下降；不过，在成膜温度大于等于430℃左右时，Dit大致变为定值。另一方面，若成膜温度上升，则Vfb上升，层内的缺陷量减少；但是，成膜温度在大于等于430℃时，Vfb变为定值。从基板的耐热温度以及装置材料的情况来考虑，成膜温度优选小于等于450℃左右。

因此，为了在成膜时保持高的氧化硅膜(第1、第2氧化硅膜12、14)成膜速度、降低Dit、提高Vfb，优选在330℃～430℃左右的范围内成膜。

图6是表示在形成氧化硅膜(第1、第2氧化硅膜12、14)时，相对于赋予硅气体的氧气组成比与成膜速度关系的测试结果；图7是表示在形成氧化硅膜(第1、第2氧化硅膜12、14)时，氧气组成比与Dit、Vfb的关系的测试结果。在图7中，a为Dit，b为Vfb。

从图6示出的结果可知，若氧气组成比增加，则成膜速度降低，生产性降低。从图7示出的结果可知，若氧气体组成比增加，Dit减少，界面的缺陷密度降低；Dit在氧气组成比小于等于30时急剧降低，但在氧气组成比大于等于50时大致变为定值。另一方面，若氧气组成比增加，则Vfb上升，层内的缺陷量减少；但是，Vfb在氧气组成比小于等于30时急剧上升并在氧气组成比大于等于50时大致变为定值。

因此，为了维持高的氧化硅膜(第1、第2氧化硅膜12、14)成膜速度并且降低Dit、提高Vfb，优选相对于施硅气体的氧气组成比在30～50左右的范围内成膜。

图8是表示在形成氧化硅膜(第1、第2氧化硅膜12、14)时，工艺压力与成膜速度和基板面内分布关系的测试结果。在图8中，a为成膜速度，b为基板面内分布。从该测试结果可知，若工艺压力增大，则成膜速度降低。另外，基板面内分布在工艺压力为125Pa附近具有最小值。

因此，为了减少氧化硅膜(第1、第2氧化硅膜12、14)的基板面内分布，优选在工艺压力为80～200Pa左右的范围内成膜。

图9是表示在形成氮化硅膜(作为第2绝缘层的氮化硅膜13)时，相对于施硅气体，作为施氮气体的氨气的组成比与成膜速度的关系的测试结果；图10是表示在形成氮化硅膜(作为第2绝缘层的氮化硅膜13)时，氨气组成比与Dit、Vfb关系的测试结果。在图10中，a为Dit，b为Vfb。

从图9示出的测试结果可知，若氨气组成比增加，则成膜速度降低，生产性下降。从图10示出的测试结果可知，若氨气组成比增加，则Dit减少，界面的缺陷密度降低；氨气组成比直到达到20左右为止，Dit都急剧降低，而在氨气组成比大于等于20时Dit大致变为定值。另一方面，若氨气组成比增加，则Vfb上升，层内的缺陷量的减少；直到氨气组成比到达20左右为止，Vfb都急剧增加，并在氨气组成比大于等于20时大致变为定值。

因此，为了在成膜时维持高的氮化硅膜(作为第2绝缘层的氮化硅膜13)成膜速度、降低Dit、提高Vfb，优选在氨气组成比处于10～25左右的范围内时成膜。

图11是在形成氮化硅膜(作为第2绝缘膜的氮化硅膜13)时，氮气(稀释气体)相对于施硅气体的组成比与成膜速度以及基板面内分布的关系的测试结果。在图11中，a为成膜速度，b为基板面内分布。

从图11中所示的测试结果可知，若氮气组成比增加，则成膜速度降低。而且，基板面内的分布在氮气组成比接近20时具有最小值。因此，为了减小氮化硅膜(作为第2绝缘层的氮化硅膜13)的基板面内分布，优选在氮气组成比处于10～30左右的范围内时成膜。

图12是表示在形成氮化硅膜(作为第2绝缘层的氮化硅膜13)时，工艺压力与成膜速度和基板面内分布之间的关系的测试结果。在图12中，a为成膜速度，b为基板面内分布。

从图12中所示的测试结果可知，若工艺压力上升，则成膜速度减小，而且基板面内分布在250Pa附近具有最小值。因此，为了使氮化硅膜(作为第2绝缘层的氮化硅膜13)的基板面内分布变小，优选在工艺压力为200～400Pa左右的范围内时成膜。

图13是表示在氮化硅膜(作为第2绝缘层的氮化硅膜13)形成时，成膜温度与成膜速度之间关系的测试结果；图14是在表示形成氮化硅膜(作为第2绝缘层的氮化硅膜13)时，成膜温度与Dit、Vfb之间关系的测试结果。在图14中，a为Dit，b为Vfb。

从图13示出的测试结果可知，若成膜温度上升，则成膜速度降低，生产性下降。另外，从图14中示出的测试结果可知，若成膜温度上升，则Dit减小，界面缺陷密度降低；但在成膜温度大于等于430℃左右时，Dit大致变为定值。另一方面，若成膜温度上升，则Vfb上升，层内的缺陷量降低；但Vfb在大于等于430℃左右时大致变为定值。另外，根据基板的耐热温度，优选小于等于450℃。

因此，为了在成膜时维持高的氮化硅膜(作为第2绝缘层的氮化硅膜13)成膜速度、降低Dit、提高Vfb，优选在330℃430℃左右的范围内成膜。

图15是表示本发明中的栅绝缘层15的第1、第3层(第1、第2氧化硅膜12、14)的膜厚与Dit、Vfb之间关系的测试结果。图16是表示本发明中的栅绝缘层15的第2层(氮化硅膜13)的膜厚与Dit、Vfb之间关系的测试结果。图15、图16中，a为Dit，b为Vfb。

从图15、图16中所示的测试结果可知，在第2层(氮化硅膜13)的膜厚为10～20nm的情况下，第1、第3层(第1、第2氧化硅膜12、14)的膜厚分别在40～50nm的范围内可以得到优良膜质的栅绝缘层(Dit低，且Vfb高)。

而且，在制造分别包含本发明的栅绝缘层15和由以TEOS作为原料气体的氧化硅膜组成的现有的栅绝缘层的多晶硅TFT的情况下，测试了亚阈值摆动(S值、单位：V/dec)和阈值电压(Vth、单位，V)，并得到了图17中所示的测试结果。此时，各个栅绝缘层成膜工艺条件与图3中的情况相同。

从图17示出的测试结果可知，与现有的单层结构的栅绝缘层(氧化硅膜)相比，利用形成本发明的3层结构的栅绝缘层(第1氧化硅膜12、氮化硅膜13、第2氧化硅膜14)15可以制造出亚阈值摆动(S值)小、且阈值电压(Vth)低的高性能多晶硅TFT。

如上所述，根据本发明的制造方法，既确保了良好的生产性，又能够得到具有优越特性(用低的基板温度(小于等于450℃左右)大幅度降低了且栅绝缘层的膜中的缺陷和与硅薄膜的界面缺陷密度)的栅绝缘层的多晶硅TFT。

Claims

1.一种薄膜晶体管，具有在基板上的包含源区、漏区、沟道区的有源层、栅电极层以及在上述有源层和栅电极层之间所形成的栅绝缘层的薄膜晶体管，其特征在于：

上述栅电极层包括与上述有源层相接触而形成的第1氧化硅膜和在该第1氧化硅膜与上述栅电极层之间、与上述第1氧化硅膜相接触而形成的氮化硅膜。

2.权利要求1所述的薄膜晶体管，其特征在于：

在上述氮化硅膜和上述栅电极层之间具有第2氧化硅膜。

3.权利要求1或2所述的薄膜晶体管，其特征在于：

上述有源层是由多晶硅形成的。

4.权利要求1所述的薄膜晶体管，其特征在于：

上述第1氧化硅膜与上述氮化硅膜的膜厚之比为4～5∶1～2。

5.权利要求2所述的薄膜晶体管，其特征在于：

上述第1氧化硅膜、氮化硅膜、第2氧化硅膜的膜厚之比为4～5∶1～2∶4～5。

6.权利要求1或2所述的薄膜晶体管，其特征在于：

上述第1氧化硅膜的膜厚为大于等于40nm、小于等于50nm。

7.权利要求1或2所述的薄膜晶体管，其特征在于：

上述氮化硅膜的膜厚为大于等于10nm、小于等于20nm。

8.权利要求1～7所述的薄膜晶体管，其特征在于：

上述栅绝缘层整体的膜厚为大于等于50nm、小于等于200nm。

9.一种薄膜晶体管的制造方法，其特征在于包括：

在基板表面上形成有源层的工序；

在上述有源层上形成第1氧化硅膜的工序；

在上述第1氧化硅膜上形成氮化硅膜的工序；和

在上述氮化硅膜上形成栅电极层的工序。

10.权利要求9所述的薄膜晶体管的制造方法，其特征在于：

在上述形成栅电极层的工序是在上述氮化硅膜上形成第2氧化硅膜之后再形成栅电极层的工序。

11.权利要求9或10所述的薄膜晶体管的制造方法，其特征在于：

在上述形成第1氧化硅膜的工序中，在调整了压力的反应容器内每次分别至少输入含有硅原子的第1施硅气体、含有氧原子的施氧气体中的一种，并利用等离子CVD法形成氧化硅膜；以及

在上述形成氮化硅膜的工序中，在调整了压力的反应容器内每次分别至少输入含有硅原子的第2施硅气体、含有氮原子的施氮气体、和稀释气体中的一种，再利用等离子CVD法形成氮化硅膜。

12.权利要求11所述的薄膜晶体管的制造方法，其特征在于：

上述第1施硅气体是从由四乙氧基原硅酸酯、六甲基二硅氨烷、甲硅烷、乙硅烷组成的组中选择的任意一种气体；以及

上述施氧气体是从由氧、一氧化二氮、臭氧、二氧化碳、水组成的组中选择的任意一种气体。

13.权利要求11或12所述的薄膜晶体管的制造方法，其特征在于：

上述第1施硅气体与上述施氧气体的组成比为1∶30～50。

14.权利要求11～13的任意一项所述的薄膜晶体管，其特征在于：

上述形成氧化硅膜时的压力为80～200Pa，基板温度为330～430℃。

15.权利要求11～14的任意一项所述的薄膜晶体管的制造方法，其特征在于：

上述第2施硅气体是从由四乙氧基原硅酸酯、六甲基二硅氨烷、甲硅烷、乙硅烷组成的组中选择的任意一种气体；

上述施氮气体是从由氨、一氧化氮、联胺组成的组中选择的任意一种气体。

16.权利要求11～15的任意一项所述的薄膜晶体管的制造方法，其特征在于：

上述第2施硅气体、施氮气体、稀释气体的组成比为1∶10～25∶10～30。

17.权利要求11～16的任意一项所述的薄膜晶体管的制造方法，其特征在于：

上述形成氮化硅膜时的压力为200～400Pa，基板温度为330～430℃。

18.权利要求11～17的任意一项所述的薄膜晶体管的制造方法，其特征在于：

在用等离子CVD法分别形成上述第1氧化硅膜、上述第2氧化硅膜、上述氮化硅膜时，在电极上施加的高频电压的频率为27.1MHz。